基于虚拟孔与双轨预充电技术的电流型混淆逻辑电路设计

功耗攻击是密码芯片面临的一种极具威胁性的攻击方式，而逆向攻击将有助于提高功耗攻击的效率和成功率。为提升密码芯片中逻辑电路的安全性，通过将虚拟孔技术应用于电流型CMOS电路，设计了具有相同电路结构的与非门、或非门以及非门，使攻击者无法准确分辨电路的逻辑功能，起混淆逻辑作用。在此基础上，结合双轨预充电技术良好的功耗恒定性，使所设计的电路具有抵御功耗和逆向联合攻击的能力。最后用Hspice软件进行了实验验证。     

低功耗XOR门的快速分解技术

为了在相对短的时间内得到基于XOR门电路的最优结构，并达到功耗优化的目的，以XOR门输入信号的概率为依据进行低功耗分解，提出了一种新的基于XOR门的电路功耗优化技术．实验结果表明：提出的算法能在更短的时间内实现功耗优化，且比现有的方法最多可提高8．9％，同时也证明了提出的算法在功耗节省方面比其他同类算法更有效．     

CMOS电路的功耗分析及基于 PSPICE模拟的功耗估计

本文在分析传统直流供电 CMO S电路和新型交流供电 CMOS电路功耗的基础上 ,从系统电源 能耗的角度出发 ,结合 CM OS单元电路的 PSPICE模拟 ,提出了手段较为简便的针对于两类电路单元的 功耗估计方法 ,并具体对两个电路实例进行了功耗估计 . 模拟结果能直观地反映系统内部的开关动作和 能耗特性 .     

基于CNFET的低功耗三值门电路设计

通过对碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)的研究,提出一种基于CNFET的低功耗三值门电路设计方案.该方案在分析CNFET结构及其不同尺寸的碳纳米管对应于不同阈值电压特性的基础上,以多值逻辑理论为指导,设计基于CNFET的三值反相器、与非门、或非门等单元门电路,最后利用HSPICE对所设计的电路进行仿真.结果表明:所设计电路具有正确的逻辑功能,与传统三值门电路相比,三值CNFET门电路平均传输速度提高52.7%,平均能耗节省54.9%.     

低功耗CMOS同或门的设计

讨论了现有异或门／同或（XOR／XNOR）门的设计，指出了基于不同逻辑类型设计的门电路的优缺点．考虑到基于CMOS设计的XNOR门相对于其他逻辑门在各方面的优点，重点分析了CMOSXNOR门结构对门电路性能的影响．提出了一个新颖的CMOS同或门电路．经PSPICE仿真模拟表明，新设计在没有增加管子数的前提下，改善了门电路的性能．将新设计应用到全加器的设计中，其功耗和功耗延迟积的改进分别达到了9．9％和11．6％．     

低功耗互补传输门绝热逻辑和时序电路的设计

研究了采用二相非交叠功率时钟的绝热触发器及时序电路的设计，介绍了采用二相无交叠功率时钟的互补传输门绝热逻辑（CPAL）电路，并分析了其工作原理．该电路利用nMOS管自举原理对负载进行全绝热驱动，从而减小了电路整体功耗，且CPAL能耗几乎与工作频率无关．提出了性能良好的低功耗绝热D、T和JK触发器，并与其他几种绝热触发器进行功耗比较．给出了绝热时序电路的一般设计方法，并作为实例采用应用绝热D触发器设计了十进制计数器．SPICE程序模拟表明：设计的电路具有正确的逻辑功能及低功耗的优点．     

交流CMOS门电路参数的设定

CMOS门电路的参数是对它本身物理特性的一种定量描述，对参数的设定是实际应用CMOS门电路的基础，本文从理想参数出发归纳了直流CMOS门电路主要参数的设定思想并对各项参数进行了分析讨论，然后介绍了交流CMOS门电路的设计思想及结构与工作原理上的特点，在分析二类CMOS电路差异的基础上，本文采用类比的方法对交流CMOS电路的设定进行了研究。     

低功耗异或门的设计

在分析了现有典型的异或门电路的基础上，提出了基于传输管逻辑的低功耗异或门的设计．电路实现了内部节点信号的全摆幅，使之具有较强的驱动能力，且避免了后级反相器中亚阈功耗的产生，实现了电路的低功耗．在5、3．3、1．8V电源下，经PSPICE在0．24μm工艺下模拟，与已发表的异或门电路设计相比，新提出的电路功耗和功耗延迟积的改进分别高达36．5％和68．0％，说明本文设计的异或门电路在功耗和延迟方面具有优势．     

基于TVD的逻辑混淆电路设计及其性能分析

逆向工程和差分功耗分析(DifferentialPowerAnalysis,DPA)是盗取知识产权(Intellectual Property,IP)核信息的重要手段.通过对逻辑混淆电路和数据功耗间关系的研究,采用三相双轨预充逻辑(Three-phase Dual-rail Pre-charge Logic, TDPL),利用定义的阈值电压(Threshold Voltage Defined,TVD)特性,提出一种能防御逆向工程和DPA攻击的逻辑混淆电路方案.该方案利用对称的差分下拉网络和灵敏放大器,采用相同的电路结构,通过阈值电压的配置实现不同的逻辑功能.Spectre仿真验证表明,基于TVD的逻辑混淆电路逻辑功能正确,在多种PVT(Process,Voltage, Temperature)下获得的归一化能量偏差和归一化标准差最高分别为0.107 2%和0.045 3%,与普通静态CMOS电路相比,能耗独立性能提升21.79%,能够有效防御逆向工程和DPA攻击.     

Reed-Muller逻辑电路的功耗估算技术

提出了一种Reed-Muller(RM)逻辑电路的功耗估算方法.将多输入AND/XOR门分解成由2输入AND/XOR门构成的树,采用信号的跳变密度和信号概率来计算内部节点信号的开关活动率,从而实现电路的功耗估算.实验结果表明:该方法得到的估算结果与电路实际功耗二者之间具有良好的线性关系.     

针对随机时间片对抗的PA分析方法研究

在抗功耗分析的实际应用中,随机时间片作为一种常见的对抗方法,具有安全性高和开发成本低的优点.本文针对现有随机时间片下的攻击方法普遍具有的复杂度较高,以及通用性较低的问题,提出两种新型的PA(power analysis)攻击方法,即当量法和相关性法.这两种方法分别通过对不同单位周期的功耗以及相关性的比较对功耗曲线进行分析,以较小的代价确定目标轮次所在位置,并对曲线进行对齐操作,实现有效的功耗分析.与已有攻击方法的比较,以及实验结果均表明这两种攻击方法能以较低分析复杂度和较少分析样本,对工业级密码芯片中普遍采用的以时钟周期为插入单位的随机时间片对抗方法进行有效攻击.     

三输入高性能AND/XOR复合门电路设计

针对现有"与/异或"(AND/XOR)复合门级联设计电路存在功耗大、延时长等不足,提出一种基于晶体管级的三输入AND/XOR复合门电路结构.通过采用多轨结构、缩短传输路径以及混合CMOS逻辑设计方法,克服了原有电路中单一逻辑和单轨结构信号路径长的不足,进而提高了电路性能.在55nm的CMOS技术工艺和PTM多种工艺下,经过HSPICE模拟和Cadence提取版图的后仿真,显示所设计的电路具有正确的逻辑功能,相较于采用门电路级联而成的AND/XOR电路,本电路在不同负载、频率和PVT组合等情况下的延时、功耗和功耗延迟积(PDP)都得到了明显改善.     

基于近似计算技术的FPRM逻辑功耗优化

提出了一种基于近似计算技术的FPRM逻辑功耗优化的算法, 该算法包括基于信号概率和跳变密度的固定极性Reed-Muller(Fixed Polarity Reed-Muller, FPRM)函数动态功耗模型, 基于遗传算法的以功耗优化为导向的RM逻辑极性搜索方法, 以及利用双锐积运算的RM逻辑错误率计算方法. 在错误率的约束下, 通过有选择性地删减部分乘积项, 实现功耗优化. 提出的算法用C语言实现, 并用MCNC Benchmark电路测试. 结果表明: 与原始FPRM电路功耗相比, 在平均错误率为3.21％时, 电路动态功耗平均减少了22.77％.     

基于模拟退火遗传算法的三值FPRM电路功耗优化

在三值FPRM(Fixed-Polarity Reed-Muller)逻辑函数中,n变量函数有3ⁿ个固定极性.针对不同极性下FPRM电路功耗不同的特点,研究了三值FPRM逻辑表达式,提出一种基于模拟退火遗传算法的三值FPRM电路功耗优化方法.首先,根据三值逻辑函数表达式和开关信号传递理论,建立三值FPRM电路功耗估计模型;再利用模拟退火遗传算法对三值FPRM电路进行功耗最佳极性搜索,得到了功耗最低的FPRM电路;最后对13个MCNC Benchmark电路进行仿真.结果表明:与0极性相比,搜索到的最佳极性功耗平均节省了73.98%.     

基于BP神经网络的CMOS电路平均功耗宏模型

提出了一种基于神经网络的功耗宏模型，该模型提取CMOS（互补金属氧化物半导体）集成电路原始输入／输出流的统计特征，采用反向传播BP神经网络对电路的平均功耗建模．与传统的基于查找表和经验方程的宏模型相比，该模型占用内存少，不需要根据不同的电路预先假定拟合函数的形式．基于ISCAS-85电路集的实验结果表明：功耗估计的平均相对误差小于10％，均方根误差可基本控制在5％以下.     

主从型D触发器的动态功耗分析

主从型D触发器的动态功耗同触发器内部节点上的信号跃迁情况和节点电容有关。基于D触发器的电路结构与MOS管参数，本文对主从型D触发器各个节点电容进行了计算，利用对各节点电容的计算值，便可估算在某一激励输入序列的D触发器的动态功耗，Pspice模拟证实了该一动态功耗算的准确性，搞清了D触发器内部诸结点电容与MOS管参数之间的关系亦为降低它的动态功耗提供了参考依据。     

基于沟长偏置的近阈值逻辑漏功耗减小技术

随着集成电路芯片特征尺寸的不断缩小,减小漏功耗已成为集成电路设计技术的焦点之一.在近阈值逻辑电路中,亚阈值漏电流是其最主要漏电流的构成.根据MOS器件沟道长度与亚阈值漏电流之间的非线性关系,通过适度提高MOS器件的沟道长度从而降低CMOS逻辑电路的漏功耗,形成了基于沟长偏置的漏功耗减小技术.应用HSPICE软件对基于45nm PTM工艺参数沟长偏置为8%的基本逻辑门电路、镜像加法器和传输门加法器的漏电流进行了仿真测试,实验结果表明漏电流约下降了39%～44%.因此沟长偏置技术是一种有效的适用于近阈值逻辑的漏功耗减小技术.     

侧信道分析中高阶掩码组合函数优化方案

功耗掩码是一种抗侧信道攻击的防护方案,是现有最有效的算法级防护方案之一.针对掩码的分析方法主要包括相关性功耗分析CPA与互信息分析MIA,两种分析方法中的关键问题均为泄露模型与组合函数.本文对掩码方案的功耗泄漏与TC(toggle count)泄露模型进行研究,提出了MTC(multicycle toggle count)模型. MTC模型与现有TC模型相比,可对多个周期的功耗泄漏进行刻画,与TC模型相比准确性提高了15. 4%.根据MTC模型现有的组合函数进行研究.提出了一种组合函数优化方案.实验结果显示,针对掩码电路使用该组合函数优化方案后,CPA的有效性可提高32. 3%,MIA的有效性可提高22. 2%.     

基于遗传算法的电压岛感知的多电压分配

功耗是当前SoC设计所面临的最大挑战之一,多电压设计是一种降低SoC芯片功耗的有效方法.在后布局阶段应用多电压设计,首先对现有电源网络复杂性度量方法进行改进,然后提出了一个同时考虑功耗、电源网络复杂性及电平转换器的新目标函数,并采用遗传算法进行最优电压分配.对GSRC测试电路的实验结果表明,所提出的算法不仅能有效降低芯片功耗,同时可以将多电压设计的额外开销控制在一个较低的水平.此外,改进的电源网络复杂性度量方法在功耗节省和电平转换器数量方面较已有的有一定的优势.     

基于互连线电容耦合的SR锁存电路研究

通过对线间电容耦合模型的研究, 提出了一种基于互连线电容耦合的SR锁存电路设计方案. 该方案首先分析互连线间电容耦合关系, 利用MOS管栅极电容模拟互连线电容; 然后利用电容耦合结构与线计算特性, 设计或非逻辑门电路, 在此基础上实现基于互连线电容耦合的SR锁存电路; 最后在TSMC 65nm Spectre环境下仿真验证. 结果表明 所设计的电路逻辑功能正 确, 且具有低硬件开销特性.