MCML/TG混合结构与三值T门和三值Dlatch电路设计

在深入分析MCML和TG的电路特点后,提出将2种结构结合起来进行数字电路设计的思路.该混合结构主要由MCML和TG共同构成,MCML结构产生控制信号,TG进行信号的传输.并以三值T门和三值D锁存器电路为例,验证了这种设计思路的可行性.通过Hspice软件,采用TSMC 0.18 μm CMOS工艺,供电电压1.8 V,对所设计的电路进行仿真,分析结果表明：电路逻辑功能正确;输入输出高低电平一致,具有较好的电压兼容性;功耗保持MCML结构的优势,基本与频率无关;与传统的CMOS电路相比,取得了较大的延迟优化.     

三值脉冲式JKL触发器设计

锁存器和触发器是时钟系统的基本元件.由于具有硬边沿、低延时等特点,脉冲式触发器比主从触发器越来越受到关注.很多文献对二值脉冲式触发器进行了研究,但是目前对三值CMOS脉冲式触发器的研究并不多.本文从脉冲式触发器的特点出发,提出了单边沿、双边沿三值脉冲式JKL触发器的设计,进一步丰富和完善了多值脉冲式触发器的设计.HSPICE模拟结果表明,提出的三值脉冲式JKL触发器具有正确的逻辑功能和功耗低、延时小的特点.与从传统的主从型和维持阻塞型三值JKL触发器相比,所设计的三值脉冲式JKL触发器电路结构简单,节省了近54.5%的能耗.     

低功耗动态三值CMOS D触发器设计

低功耗设计在当前超大规模集成电路中越来越重要，本文以一种没有直流功耗．具有完全电压摆幅的低功耗动态CMOS三值反相器作为基础。结合简单三值差分逻辑（STDL）的结构．设计了一种低功耗动态三值CMOS D触发器．该触发器能很好地实现动态D触发器的逻辑功能．并且具有结构简单、芯片面积小、时钟简单等优点．Pspice模拟表明所设计的触发器还具有速度快、功耗低的优点．它比二值动态TSPCL D触发器节省近35%的能耗．     

基于RTD和HEMT的D触发器设计

共振隧穿二极管(RTD)作为一种新的量子器件和纳米电子器件,具有负内阻、电路功耗低、工作频率高、双稳态和自锁等特性,可突破CMOS工艺尺寸的物理极限,在数字集成电路领域有更为广阔的发展空间.针对RTD的特性,采用3个RTD串联的单双稳态转换逻辑单元(MOBILE)和类SR锁存器,设计了基于RTD和HEMT(高电子迁移率晶体管)的D触发器.较于其他研究的D触发器,该D触发器能有效降低电路的器件数量和复杂度,且能抗S、R信号的延时差异干扰,具有更稳健的输出.     

基于钟控神经MOS管的多值双边沿D触发器设计

通过对钟控神经MOS管特性和冗余抑制技术的研究,提出了一种新型多值双边沿D触发器的设计方案．该方案利用钟控神经MOS管多输入栅加权信号控制、浮栅上的电容耦合效应及具有对浮栅进行初始化并将数据保存在浮栅上等特性,实现D触发器的多值输出．与传统触发器相比较,此多值触发器不但减少时钟冗余信号,降低电路功耗,提高电路效率,而且无需改变电路的结构就可实现不同基的多值D触发器．最后,采用0．25μm CMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,并与相同功能多值D触发器比较,多值双边沿D触发器具有明显的低功耗特性．     

基于多阈值技术的CMOS低功耗可预置边沿触发器设计

超大规模集成电路设计工艺已进入深亚微米阶段,漏电流功耗已经成为不可忽视的部分,多阈值CMOS技术是一种降低电路漏电流功耗的有效方击,它通过接入高阔值MOS管来抑制低阈值模块的漏电流．本文利用多阈值技术实现电路的冗余抑制,设计了基于多闻值技术的CMOS可预置主从型单边沿、双边沿D触发器,模拟结果表明,设计的触发器能有效降低电路漏电流功耗,跟已有文献提出的可预置主从型触发器相比,可节省近15％的功耗。     

高性能电流型CMOS显性脉冲触发器设计

提出以电流信号表示逻辑值的电流型CMOS显性脉冲触发器的设计用于低功耗高性能混合集成电路设计中,以减少存储单元开关噪声对电路性能的影响.所提出的电流型CMOS显性脉冲触发器较以往文献中电流型CMOS主从触发器和电流型CMOS边沿触发器晶体管数量分别减少11个和4个,采用TSMC 0.18 μm COMS工艺参数的HSPICE模拟结果表明,所提出的电流型脉冲触发器具有正确的逻辑功能,平均延时分别减少了48.8%和57%,具有结构简单,功耗低和速度快的特性,同时该触发器可方便应用于单边沿和双边沿触发.     

基于CNFET的三值脉冲式D触发器设计

通过对脉冲式时序电路的研究,利用多值开关信号理论,设计基于碳纳米场效应晶体管的单边沿和双边沿三值脉冲式D触发器.该方案利用CNFET高速低功耗特征,结合多值逻辑电路的开关运算,简化函数表达式,优化电路结构,减少晶体管数量,达到了降低功耗的目的.经过HSPICE仿真结果表明,所设计的三值脉冲式D触发器具有正确的逻辑功能和低功耗特性.     

基于阈算术代数系统的ECL触发器设计#br# #br# 基于阈算术代数系统的ECL触发器设计

针对ECL触发器设计中存在电路结构复杂、设计过程繁琐等不足,在分析ECL电路特点和阈算术代数系统的基础上,设计出一种ECL算术运算单元电路,进而提出了基于阈算术代数系统的ECL触发器的设计方法,具体设计了ECL二值主从型D触发器、ECL三值D锁存器以及ECL三值T触发器置数单元.采用TSMC 0.18 μm工艺参数对所设计的电路进行HSPICE模拟,结果显示,所设计的电路具有正确的逻辑功能和良好的瞬态特性,验证了本方法的正确性.与以往的ECL触发器电路相比,本方法设计的ECL触发器电路结构有所简化,运用和图方法,使得设计更加简单、直观有效.特别是在较复杂电路设计时,本方法更显优势,电路结构更为简单,所用晶体管数量更少.     

互补对偶结构的三值ECL锁存器设计

在分析发射极耦合逻辑(ECL)电路的互补对偶特性基础上,指出了差分对的两个开关变量的不独立性及互补对偶特性,并设计了互补对偶结构的ECL三值D型锁存器.这种新型的D型锁存器电路比传统电路具有更简单的电路结构.它的输出是互补的双轨三值输出系统.应用这种新型锁存器设计的D触发器及时序电路将具有更简单的电路结构.     

基于FPGA的42英寸全色PDP存贮控制电路的实现

从等离子体平板显示器(PDP)的发光原理出发，分析和研究了存贮控制电路的工作原理，提出基于FPGA的电路设计方案，并给出数据整理电路和驱动信号产生电路的具体电路框图，最后给出部分仿真波形．     

具有窄脉冲指示的通用逻辑探头电路研究

逻辑探头可用来确定数字电路各个端点的状态是高电平还是低电平 ,是未定义电平还是开路 . 本文归纳了以往逻辑探头电路存在的缺点 ,并在讨论通用逻辑探头电路设计原则的基础上 ,提出了一种具有窄脉冲指示的通用逻辑探头电路 .与现有产品相比 ,该电路不仅能适用于各种数字电路的测试 ,而且还具有比较理想的电气性能与简单的电路结构 .     

基于正反馈异或/同或门的低延时混合逻辑加法器设计

针对采用传输管逻辑设计的加法器存在阈值损失以及延时过高等问题, 结合正反馈原理, 提出无阈值损失的低延时正反馈混合逻辑加法器设计方案. 该方案首先分析传输管异或门阈值损失机理, 利用正反馈环电平锁定特性, 设计无阈值损失的正反馈异或/同或门; 然后利用有比逻辑特定晶体管的尺寸差, 以减少正反馈异或/同或门输出延时; 最后融合传输管逻辑、传输门逻辑和静态互补CMOS逻辑等的优点, 实现无阈值损失且低延时的混合逻辑加法器. 在TSMC 65nm CMOS工艺下, HSPICE仿真结果表明, 所设计电路与传输门加法器相比延时和功耗延时积分别降低12.75%和10.88%.     

基于PNP-PNP的二值BiCMOS通用驱动电路设计

首先提出了基于PNP—PNP的二值BiCMOS电路的一般结构,然后应用传输电压开关理论,从开关级设计基于PNP—PNP的二值BiCMOS通用驱动电路,进而设计二值全摆幅BiCMOS通用驱动电路,并运用所设计的二值全摆幅BiCMOS通用驱动电路设计各种二值全摆幅BiCMOS电路,例如：反相器电路、与非门电路和或非门电路．PSPICE模拟结果表明,所设计的电路不仅具有理想的逻辑功能,而且电路结构简单．更重要的是：该二值通用驱动电路可应用于任何其他二值BiCMOS电路的设计中．     

适于智能水表的低功耗低噪声放大器设计

采用交叉源耦合差分结构以及有源器件并联技术,提出了一种适合智能水表芯片前端具有对称结构的低功耗低噪声放大器.基于标准0.35 μm CMOS工艺进行实现,PSPICE仿真测试结果表明,在2.5 V的典型电源电压和1 kHz的输入信号频率下,所提出的放大器等效输入噪声为9.1 nV·Hz^-1/2,系统功耗为104 μW.具有低噪声和低功耗的特性,已达到智能水表芯片系统的工作需求.     

基于library-free映射的电路面积快速优化算法

针对library-free映射过程中常用的动态规划算法在求解大电路时覆盖时间过长的问题,提出了一种将动态规划与遗传算法相结合的混合优化算法,用于平衡求解速度和求解质量,并利用“与/或/非”图和逻辑努力实现基于MOS晶体管的电路的面积估算.MCNC电路的测试结果显示,相较于动态规划,混合算法求得的最优解在面积平均增加不到1%的情况下,求解时间可节省35%以上.     

基于信号行为的二值组合电路冒险检测

数字电路中的冒险现象不仅会导致电路的误操作,而且消耗了能量、增加了操作时间,因此在电路设计中冒险的检测非常重要．文章介绍了信号行为四值模型的基本概念,并进一步提出了基于信号行为四值逻辑的二值组合电路冒险检测方法．此方法与传统的冒险检测方法相比更直接,而且可以同时检测出电路的静态冒险和动态冒险．     

三值绝热门控串行数值比较器设计

通过对数值比较器、多值逻辑电路和绝热电路工作原理及结构的研究,提出一种新型的三值绝热门控高位先行串行数值比较器设计方案.该方案利用电路三要素理论,分别推导出构成三值绝热门控串行数值比较器的三值绝热文字电路和一位三值绝热数值比较器的元件级函数表达式及相应的电路结构.PSPCIE模拟结果表明,所设计的电路逻辑功能正确,具有绝热电路能量恢复的特点,将其与传统三值CMOS高位先行串行比较器相比,平均节省功耗约90%.