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1.
为了改善GaN HEMT的自热效应,集成高热导率的金刚石衬底有助于增强器件有源区的热量耗散。然而,化学气相淀积(CVD)生长的多晶金刚石(PCD)具有柱状晶粒结构,导致了各向异性的材料热导率,且其热导率值与生长厚度有关。为此,通过建模金刚石生长过程中晶粒尺寸的演变过程,计算了金刚石沿面内和截面方向的热导率。基于该PCD热导率模型,利用计入材料非线性热导率的GaN器件热阻解析模型,计算得到了GaN HEMT沟道温度的波动范围,并分析了其与器件结构(栅长、栅宽、栅间距、衬底厚度)和功耗的依赖关系。最后,通过与有限元(FEM)仿真结果对比,分区域提取了GaN HEMT器件中PCD衬底的有效热导率,分别为260~310 W/(m·K)和1 250~1 450 W/(m·K)。本文的计算为预测金刚石衬底上GaN HEMT器件的沟道温度提供了快速、有效的方法。 相似文献
3.
采用拉曼热测量技术结合有限元热仿真模型,分析比较新型铜/石墨复合物法兰封装与传统铜钼法兰封装的GaN器件的结温与热阻,发现前者的整体热阻比铜钼法兰器件的整体热阻低18.7%,器件内部各层材料的温度分布显示铜/石墨复合物法兰在器件中的热阻占比相比铜钼法兰在器件中的热阻占比低13%,这证明使用高热导率铜/石墨复合物法兰封装提高GaN器件热扩散性能的有效性.通过对两种GaN器件热阻占比的测量与分析,发现除了封装法兰以外,热阻占比最高的是GaN外延与衬底材料之间的界面热阻,降低界面热阻是进一步提高器件热性能的关键.同时,详细阐述了使用拉曼光热技术测量GaN器件结温和热阻的原理和过程,展示了拉曼光热技术作为一种GaN器件热特性表征方法的有效性. 相似文献
4.
纳米薄膜与基体之间的界面热输运是MEMS系统热管理和热设计的热点和难点。建立了频率扫描3ω法的热阻抗网络模型。利用频率-电流扫描3ω法和不同厚度薄膜试样得到单层纳米薄膜与基体之间的界面热阻。ZrO_2、SiO_2增透膜与基体之间的界面热阻分别为0.108 m~2·K·MW~(-1)和0.066 m~2·K·MW~(-1)。发现界面热阻与扫描频率无关,未发现界面热阻随膜厚变化的尺度效应。实验和理论分析表明,声子近界面效应在增透膜和基体界面的热输运过程中起主导作用。 相似文献
6.
7.
建立了含高温度梯度及接触热阻的非线性热力耦合问题的谱元法格式, 考虑了温度相关的热导率、弹性模量、泊松比和热膨胀系数, 以及界面应力相关的接触热阻的影响. 谱元法的插值函数基于非等距分布的Lobatto结点集或第二类Chebyshev结点集, 兼具谱方法的高精度和有限元法的灵活性. 数值算例表明, 建立的谱元法计算格式可以高效高精度地求解域内高温度梯度以及含接触热阻的非线性热力耦合问题, 不仅收敛速度快于传统有限元法, 而且用较少的自由度和较短的计算时间即可得到比传统有限元法更高精度的计算结果, 在工程实际热力耦合问题中具有广阔的应用前景. 相似文献
8.
Evaluation of thermal resistance constitution for packaged A1GaN/GaN high electron mobility transistors by structure function method* 下载免费PDF全文
The evaluation of thermal resistance constitution for packaged A1GaN/GaN high electron mobility transistor (HEMT) by structure function method is proposed in this paper. The evaluation is based on the transient heating measurement of the A1GaN/GaN HEMT by pulsed electrical temperature sensitive parameter method. The extracted chip-level and package-level thermal resistances of the packaged multi-finger A1GaN/GaN HEMT with 400μm SiC substrate are 22.5 K/W and 7.2 K/W respectively, which provides a non-invasive method to evaluate the chip-level thermal resistance of packaged A1GaN/GaN HEMTs. It is also experimentally proved that the extraction of the chip- level thermal resistance by this proposed method is not influenced by package form of the tested device and temperature boundary condition of measurement stage. 相似文献
9.
10.