考虑自热效应的互连线功耗优化模型

基于互连线的分布式功耗模型,考虑自热效应的同时采用非均匀互连线结构,提出了一种基于延时、带宽、面积、最小线宽和最小线间距约束的互连动态功耗优化模型.分别在90和65 nm互补金属氧化物半导体工艺节点下验证了功耗优化模型的有效性,在工艺约束下同时不牺牲延时、带宽和面积所提模型能够降低高达35％互连线功耗.该模型适用于片上网络构架中大型互连路由结构和时钟网络优化设计.     

考虑非均匀温度分布效应的缓冲器插入最优尺寸研究

基于非均匀温度分布效应对互连延时的影响, 提出了一种求解互连非均匀温度分布情况下的缓冲器最优尺寸的模型. 给出了非均匀温度分布情况下的RC互连延时解析表达式, 通过引入温度效应消除因子, 得出了最优插入缓冲器尺寸以使互连总延时最优. 针对90 nm和65 nm工艺节点, 对所提模型进行了仿真验证, 结果显示, 相较于以往同类模型, 本文所提模型由于考虑了互连非均匀温度分布效应, 更加准确有效, 且在保证互连延时最优的情况下有效地提高了芯片面积的利用.     

一种考虑温度的分布式互连线功耗模型

基于集总式电阻-电容树形功耗模型,考虑了非均匀温度分布对互连线电阻的影响,提出了一种新的分布式互连线动态功耗解析模型,解决了集总式模型不能表征非均匀温度变化带来的电阻变化的问题,并计算了一次非理想的激励冲激下整个互连模型消耗的总能量.基于所提出的分布式互连线功耗模型,计算了纳米级互补金属氧化物半导体（CMOS）工艺典型长度互连线的Elmore延时和功耗,发现非均匀温度分布对互连功耗的影响随着互连线长度的增加而增加,单位长度功耗随着CMOS工艺特征尺寸的变化而基本不变.文中所提出的功耗模型可以用来精确估算互 关键词： 互连线 温度梯度 动态功耗模型 纳米级互补金属氧化物半导体     

基于RLCπ型等效模型的互连网络精确焦耳热功耗计算

基于互连网络的RLC π型等效模型,考虑电感的屏蔽作用和非理想的阶跃激励,提出了互连线网络在斜阶跃激励下的焦耳热功耗计算方法,极大地简化了互连网络中电流和功耗的表达式. 基于90 nm金属氧化物半导体(CMOS)工艺的互连参数对所提出的计算方法进行了计算和仿真验证,对于上升信号小于1 ns的情况,计算结果与Hspice仿真结果的误差小于3%,具有很高的精度,适合应用于大规模互连网络中的功耗估算和热分析.     

晶体相场法研究金属微互连结构形变过程对界面Kirkendall空洞生长的抑制机理

应用晶体相场方法模拟研究金属微互连结构形变过程对界面Kirkendall空洞生长的抑制作用。主要研究在金属微互连结构对称界面不同取向差的情况下，双向恒定速率应变对Kirkendall空洞微观组织及生长动力学的影响。研究结果表明：金属微互连结构界面在双向恒定速率应变作用下有非晶化趋势，界面原子错配度和缺陷密度增大，进而抑制Kirkendall空洞的生长；双向恒定速率应变不改变Kirkendall空洞在对称界面取向差情况下的形核方式，Kirkendall空洞的形核方式为体系形核点饱和后的晶界形核；Kirkendall空洞在金属微互连结构小角度对称和大角度对称界面皆为均匀分布；随着演化时间的延长Kirkendall空洞平均尺寸和面积均逐渐增大；随着小角度对称界面取向差的增大Kirkendall空洞平均尺寸、面积和生长指数均逐渐降低；随着大角度对称界面取向差的增加，Kirkendall空洞平均尺寸和面积逐渐减小，而生长指数逐渐增大。双向恒定速率应变可有效减小Kirkendall空洞生长尺寸和面积，抑制Kirkendall空洞的生长，进而提升金属微互连结构的可靠性。     

基于S域RLC传输线模型的多芯片组件互连功耗计算

为了分析多芯片组件的互连功耗,用RLC传输线模型对多芯片组件的互连进行表征,通过对输入互连的电流及其等效电阻的近似,推导出多芯片组件互连功耗的频域数学表达式,给出计算机仿真试验结果,对方法的有效性进行验证.     

LDA侧面泵浦Nd:YAG激光器的热效应分析

 在高斯光强近似下对泵浦LD光强分布模型进行修正，建立了LDA侧面泵浦固体激光介质内热源分布的数值模型。用有限元法计算模拟了三角均匀分布侧面泵浦结构激光棒瞬态温升过程及稳态温度分布情况。讨论比较了泵浦源的高斯强度近似和均匀强度近似下激光棒内温度分布情况，并对激光棒的类热透镜的焦距进行实验测量。实验和数值计算说明了LDA泵浦结构和冷却场的非均匀分布使实际温度场偏离均匀泵浦时的二次曲线分布模型，激光晶体热效应产生的类透镜会聚作用的不对称导致了激光器输出光束质量在x，y方向上的不同。     

一种基于纳米级CMOS工艺的互连线串扰RLC解析模型

基于纳米级CMOS工艺,综合考虑电容耦合与电感耦合效应,提出了分布式RLC耦合互连解析模型.采用函数逼近理论与降阶技术,在斜阶跃输入信号下提出了受扰线远端的数值表达式. 基于90和65 nm CMOS工艺,对不同的互连耦合尺寸下的分布式RLC串扰解析模型和Hspice仿真结果进行了比较,误差绝对值都在4%内,能应用于纳米级片上系统(SOC)的电子设计自动化(EDA)设计和集成电路优化设计.     

一种基于延时和带宽约束的纳米级互连线优化模型

基于RLC互连线延时模型,通过缓冲器插入和改变互连线宽及线间距,提出了一种基于延时和带宽约束的互连功耗-缓冲器面积的乘积优化模型.基于90 nm,65 nm和45 nm CMOS工艺验证了互连线优化模型,在牺牲1/3和1/2的带宽的前提下,平均能够节省46%和61%的互连功耗,以及65%和83%的缓冲器面积,能应用于纳米级SOC的计算机辅助设计. 关键词： 纳米互连功耗 缓冲器面积 延时 带宽     

考虑通孔效应和边缘传热效应的纳米级互连线温度分布模型

提出了同时考虑通孔效应和边缘传热效应的互连线温度分布模型,获得了适用于单层互连线和多层互连线温度分布的解析模型,并基于65 nm互补金属氧化物半导体（CMOS）工艺参数计算了不同长度单层互连线和多层互连线的温度分布.对于单层互连线,考虑通孔效应后中低层互连线的温升非常低,而全局互连线几乎不受通孔效应的影响,温升仍然很高.对于多层互连线,最上层互连线的温升最高,温升和互连介质层厚度近似成正比,而且互连介质材料热导率越低,温升越高.所提出的互连线温度分布模型,能应用于纳米级CMOS计算机辅助设计. 关键词： 通孔效应 边缘传热效应 纳米级互连线 温度分布模型     

考虑互连温度分布的缓冲器插入延时优化方法

针对VLSI设计中存在的互连电感效应、热电耦合以及互连温度分布的问题,提出一种缓冲器插入延时优化方法.首先根据互连温度分布的特点得出其电阻模型和延时模型,通过延时、功耗和温度之间的热电耦合效应求得考虑互连温度分布的缓冲器插入最优化延时,利用Matlab软件求得最佳优化结果.采用该方法针对45 nm工艺节点的缓冲器插入进行分析和验证,证实了方法的有效性.研究表明,忽略互连电感效应会高估芯片的优化延时,忽略互连温度分布会低估芯片的优化延时,在全局互连尺寸较小(线宽为245 nm)时,忽略互连温度分布会低估互连延时8.71%.     

考虑通孔和边缘效应的互连网络热电分析

考虑互连通孔和边缘效应,建立互连层间、层内、通孔热阻模型,利用热电二元性,提出一种考虑温度效应对热流影响的热电耦合仿真方法,利用热电之间的反馈关系,修正建模后的温度分布对节点网络热流的影响.并对以聚合物和硅氧化物为介质的多层互连进行分析,以有限元建模结果为参照,与已有模型相比,互连热分布结果的相对标准差分别降低了71.2%、12.9%.考虑通孔效应和边缘效应后,该方法在不同纳米级工艺中所得峰值温升,较已有模型均有一定程度的降低.     

An RLC interconnect analyzable crosstalk model considering self-heating effect

According to the thermal profile of actual multilevel interconnects, in this paper we propose a temperature distribution model of multilevel interconnects and derive an analytical crosstalk model for the distributed resistance-inductance-capacitance (RLC) interconnect considering effect of thermal profile. According to the 65-nm complementary metal-oxide semiconductor (CMOS) process, we compare the proposed RLC analytical crosstalk model with the Hspice simulation results for different interconnect coupling conditions and the absolute error is within 6.5%. The computed results of the proposed analytical crosstalk model show that RCL crosstalk decreases with the increase of current density and increases with the increase of insulator thickness. This analytical crosstalk model can be applied to the electronic design automation (EDA) and the design optimization for nanometer CMOS integrated circuits.     

Closed-form internal impedance model and characterization of mixed carbon nanotube bundles for three-dimensional integrated circuits

Based on the complex effective conductivity method, a closed-form expression for the internal impedance of mixed carbon nanotube(CNT) bundles, in which the number of CNTs for a given diameter follows a Gaussian distribution, is proposed in this paper. It can appropriately capture the skin effect as well as the temperature effect of mixed CNT bundles.The results of the closed-form expression and the numerical calculation are compared with various mean diameters, standard deviations, and temperatures. It is shown that the proposed model has very high accuracy in the whole frequency range considered, with maximum errors of 1% and 2.3% for the resistance and the internal inductance, respectively. Moreover,by using the proposed model, the high-frequency electrical characteristics of mixed CNT bundles are deeply analyzed to provide helpful design guidelines for their application in future high-performance three-dimensional integrated circuits.     

有丢失物缺陷的铜互连线中位寿命的定量研究

本文研究了六层互连线上的丢失物缺陷对互连电迁移中位寿命的影响,提出了各层互连线缺陷处的温度模型和缺陷在不同互连层的中位寿命模型,能够定量地计算缺陷对互连电迁移中位寿命的影响,给出了提高互连线中位寿命的方法.研究结果表明：互连线宽度与缺陷处互连线有效宽度的比值越大,互连线寿命越短;缺陷处的温度越高,互连线寿命越短.在互连线参数变化明显的层与层之间,互连线寿命受比值和温度的双重影响,寿命急剧下降.根据该物理模型可以准确计算出互连线具体的温度和寿命数据,可以直接指导集成电路的设计和工艺制造. 关键词： 丢失物缺陷 中位寿命 可靠性 铜互连     

A novel low-swing interconnect optimization model with delay and bandwidth constraints

Interconnect power and repeater area are important in the interconnect optimization of nanometer scale integrated circuits.Based on the RLC interconnect delay model,by wire sizing,wire spacing and adopting low-swing interconnect technology,this paper proposed a power-area optimization model considering delay and bandwidth constraints simultaneously.The optimized model is verified based on 65-nm and 90-nm complementary metal-oxide semiconductor(CMOS) interconnect parameters.The verified results show that averages of 36% of interconnect power and 26% of repeater area can be saved under 65-nm CMOS process.The proposed model is especially suitable for the computer-aided design of nanometer scale systems-on-chip.