基于低功耗双边沿JK触发器的异步时序电路设计

从JK触发器的激励表出发,介绍了基于单边沿JK触发器的同步时序电路和异步时序电路设计,提出了双边沿JK触发器的完整状态方程,并以此为基础讨论了基于双边沿JK触发器的异步时序电路的设计方法.     

逻辑函数修改技术在由D触发器构成的任意进制同步计数器中的应用

本文总结了由D触发器构成2^n进制同步计数器的设计方法,并在此基础上分析了如何用逻辑函数修改技术实现任意进制同步计数器。通过实例设计表明,推广此设计方法于任意进制的加、减法计数器具有使用方便、设计迅速等优点和一定的实用意义。     

循环码计数器的快速综合

本文导出了使用J-K触发器的任意2~n进制循环码计数器激励函数的设计公式,并将逻辑函数修改技术用于任意2N进制循环码计数器的综合。此外,还提出了使用附加触发器时循环码计数器的快速综合法。通过设计实例表明,采用快速综合法设计循环码计数器具有一定的优点和实用意义。     

逻辑函数修改技术在任意进制同步计数器综合中的应用

本文将逻辑函数修改技术川用于任意进制同步计数器的综合 , 从而导出了任 意 进 制 同步加法计数器、减法计数器和可逆计数器使用 T 型触发器的设计公式.在此基础上提出了使用 J一K 触发器设计任意进制同步加法计数器、减法计数器和可逆计数器的方法.通过实例表明,公式设计法具有使用方便、设计迅速等优点和~一定的实用意义     

基于钟控神经MOS管的多值双边沿D触发器设计

通过对钟控神经MOS管特性和冗余抑制技术的研究,提出了一种新型多值双边沿D触发器的设计方案．该方案利用钟控神经MOS管多输入栅加权信号控制、浮栅上的电容耦合效应及具有对浮栅进行初始化并将数据保存在浮栅上等特性,实现D触发器的多值输出．与传统触发器相比较,此多值触发器不但减少时钟冗余信号,降低电路功耗,提高电路效率,而且无需改变电路的结构就可实现不同基的多值D触发器．最后,采用0．25μm CMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,并与相同功能多值D触发器比较,多值双边沿D触发器具有明显的低功耗特性．     

可逆双边沿触发器的设计

提出了一种可逆双边沿D触发器的设计方法,该方法利用Feynman可逆逻辑门的信号复制特性,实现可逆D锁存器的设计.然后利用双边沿触发器原理,结合D可逆锁存器以及Fredkin和Modified Fredkin可逆逻辑门的数据选择功能,实现可逆双边沿触发器的设计.同时,利用Verilog硬件描述语言对提出的可逆双边沿D触发器的功能进行了描述.与已有的可逆触发器相比,在相同数据传输速率下,本文设计的双边沿触发器具有结构简单、垃圾位和常量输入少、量子代价更低的特点.     

双边沿单稳态触发器的设计

对双边沿单稳态触发器的设计原理进行了研究，根据双边沿单稳态触发器工作特点的要求，以RC电路为定时单元，提出了积分型和微分型双边沿单稳态触发器的基本结构，阐明了双边沿单稳态触发器的设计方法，并具体设计了积分型和微分型双边沿单稳态触发器。     

基于电路三要素理论的四值同步可逆计数器设计

通过对电路三要素（信号、网络和负载）理论和五值代数理论的研究,提出了四值D触发器的元件级结构设计方案．根据可逆计数器的功能特性,采用该四值D触发器设计了具有复位功能的四值同步可逆计数器．PSPICE模拟验证所设计的电路具有正确的逻辑功能．     

低功耗互补传输门绝热逻辑和时序电路的设计

研究了采用二相非交叠功率时钟的绝热触发器及时序电路的设计，介绍了采用二相无交叠功率时钟的互补传输门绝热逻辑（CPAL）电路，并分析了其工作原理．该电路利用nMOS管自举原理对负载进行全绝热驱动，从而减小了电路整体功耗，且CPAL能耗几乎与工作频率无关．提出了性能良好的低功耗绝热D、T和JK触发器，并与其他几种绝热触发器进行功耗比较．给出了绝热时序电路的一般设计方法，并作为实例采用应用绝热D触发器设计了十进制计数器．SPICE程序模拟表明：设计的电路具有正确的逻辑功能及低功耗的优点．     

基于混值系统的同步计数器

提出用纯二值结构的三值T触发器和普通的二值触发器一起构造混值N进制计数器的设计方案。该方案的引入,可以使N进制计数器可能产生的最大冗余态从原来的2~(m-1)-1个减少到2~(m-2)-1个(m=[ln(N-1)/ln2+1])。而它的输出状态完全与普通的二值计数器相同。     

双边沿动态触发器的设计及其应用

从双边沿触发器的特点出发,提出了一种双边沿动态触发器的设计方案,该触发器结构较其他几种设计方案简单。用PSPICE程序模拟证实该种触发器具有正确的逻辑功能,并且平均功耗较小。文章还介绍了该双边沿触发器在时序电路中的应用．     

三值移位型计数器设计

在分析二值移位型计数器的设计方法的基础上，利用多值电路的高信息密度，提出了三值移位型计数器的设计，运用该方法可以设计任意进制的三值移位型计数器，并且通过选择最佳设计方案找到最简单的控制逻辑电路。     

双边沿移位寄存器的设计原理及其应用

从消除时钟信号冗余跳变而致的无效功耗的要求出发,提出双边沿移位寄存器的设计思想.该移位寄存器的功能已用PSPICE程序模拟验证.使用该移位寄存器设计双边沿移位计数器的实例被演示.对模拟所得数据的计算结果表明,与实现相同功能的单边沿移位寄存器相比,由于工作频率减半,双边沿移位寄存器的功耗有明显降低     

基于MOS-NDR负阻器件的D触发器设计

负阻器件由于在电流 电压特性曲线中表现出独特的负微分电阻特性,从而大大增加了单个器件所能实现的逻辑功能.如果将其用于数字逻辑电路设计,尤其是触发器的设计,可有效减少器件的数目.通过分析CMOS工艺负阻器件MOS-NDR及单双稳态转换逻辑单元MOBILE的工作特性,设计了一个时钟上升沿触发的D触发器.采用TSMC 0.18 μm工艺对所设计的电路进行HSPICE仿真,仿真结果表明所设计的电路具有正确的逻辑功能.与基于MOS-NDR负阻器件的同类触发器相比,新设计的D触发器具有更稳健的输出和较强的抗干扰能力     

基于多阈值技术的CMOS低功耗可预置边沿触发器设计

超大规模集成电路设计工艺已进入深亚微米阶段,漏电流功耗已经成为不可忽视的部分,多阈值CMOS技术是一种降低电路漏电流功耗的有效方击,它通过接入高阔值MOS管来抑制低阈值模块的漏电流．本文利用多阈值技术实现电路的冗余抑制,设计了基于多闻值技术的CMOS可预置主从型单边沿、双边沿D触发器,模拟结果表明,设计的触发器能有效降低电路漏电流功耗,跟已有文献提出的可预置主从型触发器相比,可节省近15％的功耗。