BEPCII直线加速器数字延时触发器的设计与实现

针对北京正负电子对撞机II期(BEPC II)直线加速器升级改造过程中束流位置探测器(BPM)电子学对外部触发信号的需求,设计了一台高精度延时控制、上升时间短和参数灵活调节的数字延时触发器。采用FPGA(现场可编程门阵列)作为主控制器展开设计,重点介绍了基于FPGA的边沿检测模块和多通道延时处理模块的设计与仿真,描述了FPGA和驱动电路的设计方案以及在直线加速器上的应用。经测试,延时可调范围4 ns^4μs,最小步进4 ns,步进误差0.125%;上升时间2 ns,延时抖动135.4 ps。     

数字BPM时钟锁相电路的设计与实现

为实现数字BPM时钟系统的锁相,设计了一种基于锁相环同步原理的低抖动、低相位噪声的时钟同步系统。根据锁相环电路工作原理,对数字BPM时钟同步系统的硬件及固件程序进行了设计,实现了外部输入时钟信号与系统内部产生的主工作时钟信号的锁相,并且时钟信号输出的频率及相位均可调整以满足后端ADC采样的要求。测试结果表明,设计可以完成对一定频率范围内变化的外部输入时钟信号的锁相,输出时钟信号抖动满足束流实验要求,为数字BPM后续算法研究提供了基础。     

自由反射面设计中的椭流面光滑化研究

基于配焦椭流面的光学自由曲面设计具有几何意义明确、设计灵活和优化思路清楚等优点,但也存在表面不光滑的弊端。为了将每个椭流面片尽可能地光滑拼接,从边缘一点为起始位置开始构建自由反射面,先在方向构建光滑的椭流面,然后通过调整能量分配的方法,减小曲面在方向的不连续性。通过仿真验证,此方法可在2 min内完成对40 000个椭球面片的计算处理,构建的曲面保证能量在目标面上均匀分配的同时在连续光滑性上也有很大提高。