多码技术在低功耗十进制计数器设计中的应用

分析了存在于时序电路中的冗余行为的各种抑制机理,着重阐述了冗余抑制技术中的多码设计技术原理.以对十进制计数器的4种设计,充分验证了在低功耗设计中多码技术的可行性和有效性.PSPICE模拟与能耗分析证明,该技术能有效地达到节省功耗的目的.     

时钟信号竞争型边沿触发器

本文通过对触发器存贮函数的形式变换,导出各种钟控锁存器的结构设计;并根据对一次操作型(边沿操作型)触发器时钟的要求,设计与解释了二类时钟信号竞争型边沿触发器.     

2-3混值编码与混值计数器

本文分析了三值信号的二值表示和三值电路的二值结构特征,提出了使用二值触发器和三值触发器设计混值计数器的方案。文中基于B²TCD混值编码提出了8421 BCD码加法计数器使用混值逻辑的新设计。     

适用于DYL电路的高速闭值门

本 文在多 夕晶体管容易实现多值与、或运算的事 实的基础 上,进一 步 分析了 多值闭值门中的开关 要 求,并具体设 计了 基于 多 夕晶体管 的高速三值阂值 门.应用 P SPI CE ( v 4.02 ) 程 序的计算机模拟 表 明所设计的 电路具 有正 确 的逻 辑功 能与理想的瞬态特性,它 们能与线性与或门一起组成高速的多值逻 辑 电路.     

三值函数在固定极性下的综合及三值重I2L电路

本文用模代数和Kronecker乘积对多值函数的展开进行了讨论.提出了相应于各种极性展开系数的变换算法及它们的最小化程序.最后考虑了用集成注入逻辑(I²L)技术实现三值函数。     

具有三轨输出的三值触发器及其在三值时序电路中的应用

本文指出三值触发器(tri-flop)应具有三轨输出、三态预置能力、合理的逻辑功能与激励表等。以此要求为前提,本文提出了与二值触发器对应的各种三值触发器的设计,其中包括三值基本触发器(Latch)及各种类型的三值主从触发器,如置态型、D型、JKL型与T型等。这些触发器的结构及逻辑功能与以前提出的各种触发器的设计都不同。在本文中还通过实例表明,由于它们具有合理的激励表,因此能方便地应用于各种三值时序电路的设计。     

CMOS电路的功耗分析及基于 PSPICE模拟的功耗估计

本文在分析传统直流供电 CMO S电路和新型交流供电 CMOS电路功耗的基础上 ,从系统电源 能耗的角度出发 ,结合 CM OS单元电路的 PSPICE模拟 ,提出了手段较为简便的针对于两类电路单元的 功耗估计方法 ,并具体对两个电路实例进行了功耗估计 . 模拟结果能直观地反映系统内部的开关动作和 能耗特性 .     

通用型三值单稳态触发器设计

对三值单稳态触发器的设计原理进行了研究,结合ＲＣ电路延迟作用和信号反馈存在的原理,设计了三值脉冲控宽电路和三值单稳触发器,并通过ＰＳＰＩＣＥ５．０软件模拟,证实了逻辑功能的正确性。     

三值移位寄存器与三值环形计数器

本文利用三值D型触发器和三值置态型触发器,提出了对三值移位寄存器和三值环形计数器的电路设计.讨论表明所设计的电路在结构和功能上与二值电路均有很好的对应关系,同时还揭示了三值环形计数器的各种结构与三值变量的极性变换有关.     

维持阻塞触发器设计原理新解

本文分析了由门级组成的两类锁存器, 并证明了传统的维持阻塞触发器即为由其中单轨输入锁存器设计的主从触发器.由于两个由时钟控制的与非门被主从两部分公用, 因此它的结构特别简单