某型无人机收发信机静电放电防护加固

无人机交换机芯片易被静电放电(ESD)电磁脉冲损坏,严重影响无人机数据链正常通信。针对此问题,通过搭建人体-金属ESD电路模型并进行仿真分析,发现所选用的TVS防护器件对15 kV等级的ESD防护效果显著。分别对加装TVS防护器件前后的收发信机电路进行了ESD电磁脉冲抗扰度对比试验。试验结果表明,加装防护器件后的电路对ESD电磁脉冲的防护能力最大提升7.4倍。     

静电放电火花产生的电磁场特征分析

静电放电(ESD)产生的电磁脉冲(EMP)会对电子系统的正常工作造成严重的干扰,甚至造成系统的损伤.故提出了一种修正的ESD火花电偶极子模型,并用此模型定性地分析了ESD火花产生的电磁场的特征,得出的-些结论对进一步研究ESD的电磁防护措施提供了有益指导.     

飞行器GNSS接收机静电放电干扰效应分析

针对飞行器全球卫星导航系统接收机易受静电放电干扰的问题,研究了机体表面电晕放电与机务维修火花放电对接收机的干扰效应。分析了静电放电的时频域特征,使用针球电极与高压源组成的模拟器开展了电晕放电对接收机的前门耦合实验,证明了电晕脉冲产生的辐射场对接收机无明显干扰效应。基于人体金属ESD模型开展了火花放电对接收机的干扰效应实验,发现浪涌电流易导致接收机串口转换芯片电位波动,读写程序主循环卡死,应针对串口端进行静电阻抗器防护。     

传输线长度对静电放电防护器件性能测试的影响

为了研究传输线长度对静电放电防护器件性能测试结果的影响,建立了静电放电模型和传输线脉冲模型两种试验系统,对某限压型防护器件进行了快沿电磁脉冲注入试验,并进行了理论分析。结果表明:传输线长度对静电放电防护器件性能测试结果具有极大影响,选用不当会导致错误结论;在对静电放电防护器件性能测试时,应优先采用传输线脉冲测试法;当采用静电放电脉冲测试法时,其传输线长度不应小于8 m。     

高温对MOSFET ESD防护器件维持特性的影响

静电放电(electro-static discharge, ESD)防护结构的维持电压是决定器件抗闩锁性能的关键参数,但ESD器件参数的热致变化使得防护器件在高温环境中有闩锁风险.本文研究了ESD防护结构N沟道金属-氧化物-半导体(N-channel metal oxide semiconductor, NMOS)在30—195℃的工作温度下的维持特性.研究基于0.18μm部分耗尽绝缘体上硅工艺下制备的NMOS器件展开.在不同的工作温度下,使用传输线脉冲测试系统测试器件的ESD特性.实验结果表明,随着温度的升高,器件的维持电压降低.通过半导体工艺及器件模拟工具进行二维建模及仿真,提取并分析不同温度下器件的电势、电流密度、静电场、载流子注入浓度等物理参数的分布差异.通过研究以上影响维持电压的关键参数随温度的变化规律,对维持电压温度特性的内在作用机制进行了详细讨论,并提出了改善维持电压温度特性的方法.     

源、漏到栅距离对次亚微米ggNMOS ESD保护电路鲁棒性的影响

基于对静电放电(electrostatic discharge,ESD)应力下高电压、大电流特性的研究,本文通过优化晶格自加热漂移-扩散模型和热力学模型,并应用优化模型建立了全新的0.6 μm CSMC 6S06DPDM-CT02 CMOS工艺下栅接地NMOS (gate grounded NMOS,ggNMOS)ESD保护电路3D模型,对所建模型中漏接触孔到栅距离(drain contact to gate spacing,DCGS)与源接触孔到栅距离(source contact to gate sp 关键词： 栅接地NMOS 静电放电 漏接触孔到栅的距离 源接触孔到栅的距离     

基于深亚微米工艺的栅接地NMOS静电放电保护器件衬底电阻模型研究

在考虑了电导率调制效应的情况下对深亚微米静电放电(electrostatic discharge, ESD)保护器件的衬底电阻流控电压源模型进行优化, 并根据轻掺杂体衬底和重掺杂外延型衬底的不同物理机制提出了可根据 版图尺寸调整的精简衬底电阻宏模型, 所建模型准确地预估了不同衬底 结构上源极扩散到衬底接触扩散间距变化对触发电压V_t1的影响. 栅接地n型金属氧化物半导体器件的击穿特性结果表明, 所提出的衬底电阻模 型与实验结果符合良好, 且仿真时间仅为器件仿真软件的7%, 为ESD保护器件版 图优化设计提供了方法支持. 关键词： 栅接地n型金属氧化物半导体器件 静电放电 衬底电阻模型     

计算机操作中人体静电放电辐射瞬态电场与磁场的研究

分析了静电放电（ESD）辐射场的偶极子模型。用高采样速率数字示波器和定做的宽带电磁与磁场探头测量了计算机操作中人体静电放电产生的瞬态电场与磁场。用FFT分析了静电放电辐射场的频谱。研究了静民放电辐射场对某电路高频信号的影响。研究结果表明,即使是很低电压（2kV）的静电放电,其辐射近场的电场达几百V/m,磁场可达几十A/m静电放电辐射场的频谱极宽,从数兆赫到数千兆赫。静电放电对高频电路的试验结果表明,若不采取有效的防护措施,人体静电放电辐射电磁场会对电路造成一定的影响,如对集成电路与元器件造成“潜在效应”的损害,对电路造成电磁干扰,甚至损坏电子器件。     

GGMOS型静电放电防护器件的高功率微波效应北大核心CSCD

采用基于半导体漂移扩散模型的数值模拟软件对高功率微波(HPM)作用下GGMOS型的静电放电(ESD)防护器件效应进行了数值模拟研究。对ESD器件在HPM作用下的响应特性及器件内部的物理图像进行了数值模拟。数值模拟的结果表明,外部注入HPM信号的幅值和频率是影响ESD器件的因素,在加载30ns脉宽的HPM脉冲作用下,器件内部达到的最高温度与信号幅值成正指数关系。在给ESD注入相同幅值的HPM信号时,频率越大,器件达到失效温度所需要的时间越长。     

基于Verilog-A模型的同轴电缆X射线响应电路仿真

针对核爆炸对电子系统中同轴电缆产生的系统电磁脉冲效应数值计算效率低的问题,分析了同轴电缆的在核爆脉冲X射线辐照下的电学行为,建立了同轴电缆的Verilog-A等效模型,并以SPICE模型为基础构建了核爆环境下同轴电缆系统电磁脉冲效应的电路计算模型,该电路模型与传统数值模型相比,计算速率显著提高,同时该模型还可扩展用于同轴电缆两端连接半导体器件及功能电路的电子系统仿真。     

Comprehensive ESD protection approach in advanced CMOS SOI technologies

In this paper we describe a 90 nm SOI ESD protection network and design methodology including both device and circuit level characterization data. We compare TLP results of SOI MOSFETs and diodes to bulk devices. We present a new response surface method to optimize device sizes in the ESD networks and show circuit level data comparing TLP test results and SPICE simulation results of an I/O test circuit. We also present product test data for standard ESD stress models.     

Optimization of broadband RF performance and ESD robustness by π-model distributed ESD protection scheme

Large electrostatic discharge (ESD) protection devices close to the I/O pins, beneficial for ESD protection, have an adverse effect on the performance of broadband radio-frequency (RF) circuits for impedance mismatch and bandwidth degradation. A new proposed ESD protection structure, $\pi$-model distributed ESD ($\pi$-DESD) protection circuit, composed of one pair of ESD devices near the I/O pin, the other pair close to the core circuit, and a coplanar waveguide with under-grounded shield (CPWG) connecting these two pairs, can successfully achieve both excellent ESD robustness and good broadband RF performance. Cooperating with the active power-rail ESD clamp circuit, the experimental chip in a 0.25-μm CMOS process can sustain the human-body-model (HBM) ESD stress of 8 kV.     

Trigger mechanism of PDSOI NMOS devices for ESD protection operating under elevated temperatures

Trigger characteristics of electrostatic discharge(ESD) protecting devices operating under various ambient temperatures ranging from 30℃ to 195℃ are investigated.The studied ESD protecting devices are the H-gate NMOS transistors fabricated with a 0.18-μm partially depleted silicon-on-insulator(PDSOI) technology.The measurements are conducted by using a transmission line pulse(TLP) test system.The different temperature-dependent trigger characteristics of groundedgate(GGNMOS) mode and the gate-triggered(GTNMOS) mode are analyzed in detail.The underlying physical mechanisms related to the effect of temperature on the first breakdown voltage V_(T1) investigated through the assist of technology computer-aided design(TCAD) simulation.     

分布电感对脉冲电源充电T型保护回路的影响

在使用基于高频开关变换充电技术的充电机对脉冲电源充电时,由于充电回路中分布电感的存在,在高频电流充电过程中,会在充电机T型保护回路两端产生高于充电电压的过电压,存在损坏T型保护回路半导体功率器件的风险;为解决此问题建立充电机及脉冲电源回路仿真模型,通过仿真分析得到充电回路分布感变化对T型保护回路影响的初步规律,然后通过实验进一步验证该规律。为了减少充电回路分布电感对T型保护回路影响,针对性地提出了减少充电回路的分布电感解决方案,主要方法是改变输出线缆类型、长度等措施,并通过仿真与实验来验证该方案的有效性,为脉冲电源工程化应用提供可靠的参考依据。     

Terminal-optimized 700-V LDMOS with improved breakdown voltage and ESD robustness

A novel terminal-optimized triple RESURF LDMOS(TOTR-LDMOS) is proposed and verified in a 0.25-μm bipolarCMOS-DMOS(BCD) process. By introducing a low concentration region to the terminal region, the surface electric field of the TOTR-LDMOS decreases, helping to improve the breakdown voltage(BV) and electrostatic discharge(ESD) robustness. Both traditional LDMOS and TOTR-LDMOS are fabricated and investigated by transmission line pulse(TLP) tests,direct current(DC) tests, and TCAD simulations. The results show that comparing with the traditional LDMOS, the BV of the TOTR-LDMOS increases from 755 V to 817 V without affecting the specific on-resistance(R_(on,sp)) of 6.99 ?·mm~2.Meanwhile, the ESD robustness of the TOTR-LDMOS increases by 147%. The TOTR-LDMOS exhibits an excellent performance among the present 700-V LDMOS devices.     

隧道场效应晶体管静电放电冲击特性研究

随着器件尺寸的不断减小,集成度的逐步提高,功耗成为了制约集成电路产业界发展的主要问题之一.由于通过引入带带隧穿机理可以实现更小的亚阈值斜率,隧道场效应晶体管(TFET)器件已成为下一代集成电路的最具竞争力的备选器件之一.但是TFET器件更薄的栅氧化层、更短的沟道长度容易使器件局部产生高的电流密度、电场密度和热量,使得其更容易遭受静电放电(ESD)冲击损伤.此外,TFET器件基于带带隧穿机理的全新工作原理也使得其ESD保护设计面临更多挑战.本文采用传输线脉冲的ESD测试方法深入分析了基本TFET器件在ESD冲击下器件开启、维持、泄放和击穿等过程的电流特性和工作机理.在此基础之上,给出了一种改进型TFET抗ESD冲击器件,通过在源端增加N型高掺杂区,有效的调节接触势垒形状,降低隧穿结的宽度,从而获得更好的ESD设计窗口.     

一种脉冲电流工况下晶闸管缓冲电路的优化方法

对脉冲工况下超导磁体失超保护系统的晶闸管阀组缓冲回路参数进行设计和优化。基于晶闸管反向恢复电流的指数衰减模型建立了晶闸管关断时刻的电流数学模型。通过测试实验获得关键参数之间的关系并结合晶闸管性能及系统要求在Matlab中建立晶闸管电流反向恢复模型。考虑关断时刻电流下降率、反向恢复电压峰值等性能指标要求及回路研制费用,提出了一种脉冲工况下晶闸管缓冲回路的参数设计及优化方法。在Matlab中搭建失超保护系统模型,对比优化前后缓冲回路对系统在晶闸管关断时刻电气性能的影响,仿真结果显示,相比于原参数,最优参数下,反向恢复电压峰值降低了11%,反向恢复电压变化率峰值降低了43%。同时,回路制造成本降低为原先的1/7。