高速CCD摄像机驱动时序发生器的设计及基于CPLD技术的实现

在分析DALSA公司的IA D1型高速CCD器件驱动时序关系的基础上 ,设计了可调曝光时间的高速摄像机驱动时序发生器。选用复杂可编程逻辑器件 (CPLD)作为硬件设计平台 ,使用VHDL语言对驱动时序发生器进行了硬件描述 ,采用EDA软件对所设计的驱动时序发生器进行了功能仿真 ,针对Lattice公司的可编程逻辑器件ISPLSI5 2 5 6进行适配。系统测试结果表明 ,所研制的驱动时序发生器不仅可以满足高速CCD摄像机的驱动要求 ,而且还能够调节其曝光时间     

基于CPLD的空间面阵CCD相机驱动时序发生器的设计与硬件实现

在分析e2v公司的CCD47-20 Backthinned NIMO型CCD器件驱动时序关系的基础上, 设计了可调帧频和曝光时间的空间面阵CCD相机驱动时序发生器及其硬件电路.选用可编程逻辑器件作为硬件设计载体,使用VHDL语言对驱动时序发生器进行了硬件描述.针对ALTERA公司的EPM9400LC84-15对设计进行了RTL级仿真及配置,完成了时序发生器的硬件电路.硬件实验结果表明,所研制的驱动时序发生器不仅可以满足空间CCD相机的驱动要求,而且还可以调节帧频和曝光时间.     

高分辨高灵敏度 CCD图像传感器驱动时序设计许涛1,张振海1, *,石志国2,张东红3,侯帅1,张亮1,王健1,

在分析面阵CCD图像传感器结构和驱动时序基础上,针对高分辨率高灵敏度ICX694ALG大面阵CCD图像传感器 ,研究其驱动时序发生器。以现场可编程门阵列 ( FPGA) 作为硬件平台 ,通过Verilog HDL硬件描述语言对该驱动时序发生器进行了硬件描述,采用ISE软件进行功能仿真,并针对XILINX公司的可编程逻辑器件XC3S1000进行了硬件适配。仿真测试表明,FPGA驱动时序发生器能够满足高分辨高灵敏ICX694ALG大面阵CCD图像传感器驱动要求,达到了设计要求。     

基于CPLD的面阵CCD驱动时序发生器设计及其硬件实现

在分析FTT1010-M型面阵CCD图像传感器驱动时序关系的基础上，设计了可调曝光时间的面阵CCD驱动时序发生器及其硬件电路．选用CPLD器件作为硬件设计平台，使用VHDL语言对驱动时序发生器进行了硬件描述．采用QuartusⅡ对所设计的驱动时序发生器进行了功能仿真，并针对ALTERA公司的EPM7160SLC84—10进行了RTL级仿真及配置．硬件实验结果表明，所设计的驱动时序发生器不仅可以满足面阵CCD图像传感器的驱动要求，而且还能够调节其曝光时间．     

基于CPLD的线阵CCD光积分时间的自适应调节

在分析SONY公司的ILX533K型CCD驱动时序的基础上,设计了单片机控制下的光积分时间自适应调节系统.选用CPLD器件作为硬件设计载体,使用VHDL语言对驱动时序发生器进行了硬件描述.采用MAX+PLUS Ⅱ软件对所做的设计进行了功能仿真,并针对ALTERA公司的CPLD器件EP1K50进行了RTL级仿真及配置.系统测试表明,所设计的光积分时间自适应调节系统可以满足光积分时间的快速自适应调节.     

基于FPGA的一种长线阵CCD驱动时序电路设计

驱动时序电路的设计是CCD应用的关键技术,在分析ATMEL公司的TH7834C型长线阵CCD器件驱动时序关系的基础上,设计了TH7834C的驱动时序电路。选用现场可编程门阵列(FPGA)作为硬件设计平台,使用VHDL语言对驱动时序电路进行了硬件描述,采用EDA软件对所设计的驱动时序进行了功能仿真,针对ALTERA公司的现场可编程门阵列EPF10K30RC240-3进行了适配。工程实践结果表明,所设计的驱动时序电路不仅可以满足TH7834C型CCD的驱动要求,而且该驱动电路结构简单、功耗小、成本低、抗干扰能力强,具有较高的实用价值,适用于其它型号的CCD。     

基于FPGA的空间面阵CCD相机驱动时序发生器与下位机的一体化设计

在分析e2v公司的CCD47—20 Backthinned NIMO型CCD器件驱动时序关系的基础上，结合空间面阵CCD相机电子系统的总体要求，完成了基于FPGA的驱动时序发生器与下位机的一体化设计。选用FPGA器件作为硬件设计载体，使用VHDL语言对一体化的时序与控制通信系统进行了硬件描述。针对ALTERA公司的FPGA器件EP1C6Q240C8对设计进行了RTL级仿真及配置，完成了一体化系统的硬件电路。硬件实验结果表明，所研制的基于FPGA的一体化的时序与控制通信系统不仅可以满足CCD芯片和视频处理的时序要求，还可以与CCD相机上位机进行可靠的串行通信，监测和控制相机的工作状态．     

积分时间可调的CCD相机驱动时序设计与实现

在分析帧转移CCD的结构和驱动时序的基础之上,对时序关系和积分时间选择进行了计算,并给出积分时间可调的循环嵌套时序设计方案.以现场可编程逻辑门阵列为硬件载体,用硬件描述语言对方案进行设计.考虑到CCD驱动时序复杂、相位要求严格,提出运用锁相环技术进行高频信号的精确移相,用嵌入式逻辑分析仪对时序进行采样验证,在CCD电路板上实现了积分时间可调的CCD空间相机驱动时序.     

基于线阵CCD的扫描镜角位置测量技术

扫描转镜是现代光电系统中广泛应用的装置。扫描转镜的位置需要精确控制,线阵CCD探测器具有像素高,响应频率高等特点。介绍了以TCD1501C作为光学传感器,利用可编程逻辑器件作为处理单元的角位置测量设计,包括驱动时序、视频输出差分电路、CCD信号检测处理等设计。实现了精度可达到0.02mrad的小角度测量。     

基于CPLD工作模式可调的线阵CCD驱动电路设计

针对传统驱动电路一旦做出修改,则需对硬件或程序进行改变的缺点,以型号为TCD1707D的线阵CCD为例,介绍了一种工作模式可调的驱动方法.该方法是利用复杂可编程逻辑器件和控制外端结合,通过分别设置内外触发来实现的.在外触发模式下,利用外触发脉冲,可由用户控制CCD的曝光和信号输出时间;内触发时,可以调节CCD的积分时间和驱动频率.为提高信号输出质量,针对EMC问题给出了线阵CCD的外围驱动电路.实验结果表明,该方法调试方便、电路结构简单、集成度较高、输出信号可靠稳定、受干扰小,可配合多种用户需要,对高速精确测量及线阵推扫模式具有一定参考价值.     

基于FPGA的全帧型面阵CCD驱动时序设计

在介绍全帧型面阵CCD的结构和特点的基础上,分析了该类型CCD的驱动信号和时序,并针对CCD442A型CCD设计出了一种基于现场可编程门阵列(FPGA)的全帧型面阵CCD驱动时序。采用集成开发环境和自上而下的模块化设计方法,实现了硬件设计的软件化,提高了开发效率。     

450 kV数字化X光照相诊断系统

介绍了450 kV数字化X光照相诊断系统的研制,该系统由450 kV脉冲X光机和抗辐照X光CCD相机组成。450 kV脉冲X光机输出的X射线脉冲半高宽为40 ns,1 m处剂量为5.210-6 C/kg,焦斑2~5 mm,2.5 m处可穿透20 mm的Fe。抗辐照X光CCD相机接收X光能谱范围为10~450 keV,有效成像面积最高可达100 mm100 mm,空间分辨率最高可达3 lp/mm,具有很强的抗电磁干扰能力。进行爆轰实验时在总防护为40 mm铝板的情况下,450 kV数字化X光照相诊断系统的照相视场可视范围超过70 mm,空间分辨率优于1.2 lp/mm。     

Design of a very high frame rate camera based on an asynchronous CCD driving method

A very high frame rate camera is designed based on an innovative CCD driving method. The CCD driving method is mainly implemented on frame transfer CCDs. Asynchronous drive timing sequences are applied in the image and storage section of the CCDs. Several rows of the charge in the image section are binned onto the same row in the storage section, and there are the same number of images to be stored in the storage section before they are read out. Based on the new driving method, the frame transfer CCDs can work at a very high frame rate in acquiring burst images though the reading speed remains at a lower level. A very high frame rate camera is designed in this paper. The innovative CCD driving method is mainly of concern. An e2v's CCD60 is adopted in the camera system, whose full size resolution is 128×128, and the up most frame rate is 1000 Hz in the conventional CCD driving method. By using the presented method, the CCD60 based imager is capable of operating at up to 40000 frames per second (fps) at a recognizable resolution of 128×32. Comparing cameras using traditional binning and region of interest technologies, the frame rate is normally less than 5000 fps while the resolution is only 32 × 32 lett.