三值移位寄存器与三值环形计数器

本文利用三值D型触发器和三值置态型触发器,提出了对三值移位寄存器和三值环形计数器的电路设计.讨论表明所设计的电路在结构和功能上与二值电路均有很好的对应关系,同时还揭示了三值环形计数器的各种结构与三值变量的极性变换有关.     

三值移位寄存器与三值环形计数器

本文利用三值D型触发器和三值置态型触发器，提出了对三值移位寄存器和三值环形计数器的电路设计.讨论表明所设计的电路在结构和功能上与二值电路均有很好的对应关系，同时还揭示了三值环形计数器的各种结构与三值变量的极性变换有关.     

直接控制触发器预置端的 2-3混值计数器设计

木文研究混值计数器设计中触发器直接预置端的应用.文中首先分析了三值触发器预置端的功能，将二值触发器的邻控原理推广到三值触发器中.然后提出了反馈式和邻控式混值计数器的设计.按照此法设计的电路比较简单，具有一定的实用意义.     

基于钟控神经MOS管的多值双边沿D触发器设计

通过对钟控神经MOS管特性和冗余抑制技术的研究,提出了一种新型多值双边沿D触发器的设计方案．该方案利用钟控神经MOS管多输入栅加权信号控制、浮栅上的电容耦合效应及具有对浮栅进行初始化并将数据保存在浮栅上等特性,实现D触发器的多值输出．与传统触发器相比较,此多值触发器不但减少时钟冗余信号,降低电路功耗,提高电路效率,而且无需改变电路的结构就可实现不同基的多值D触发器．最后,采用0．25μm CMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,并与相同功能多值D触发器比较,多值双边沿D触发器具有明显的低功耗特性．     

四值单稳态触发器设计

在二值单稳态触发器设计的基础上，提出了四值单稳态触发器的设计方案．经过PSPICE模拟，所设计的电路具有正确的逻辑功能，并能由此方法推广到基值更高的单稳态触发器的设计．与二值单稳态触发器相比，四值单稳态触发器具有更强的功能．     

基于低功耗双边沿D触发器的任意进制异步计数器设计

从D触发器激励表入手，分别给出了采用单边沿D触发器和双边沿D触发器的2^n进制异步加法计数器、减法计数器的设计方法．在此基础上，采用逻辑函数修改技术，通过实例讨论了基于单边沿D触发器和双边沿D触发器的异步任意进制计数器的设计．该设计方法方便，快速，具有一定的实用意义．     

低功耗互补传输门绝热逻辑和时序电路的设计

研究了采用二相非交叠功率时钟的绝热触发器及时序电路的设计，介绍了采用二相无交叠功率时钟的互补传输门绝热逻辑（CPAL）电路，并分析了其工作原理．该电路利用nMOS管自举原理对负载进行全绝热驱动，从而减小了电路整体功耗，且CPAL能耗几乎与工作频率无关．提出了性能良好的低功耗绝热D、T和JK触发器，并与其他几种绝热触发器进行功耗比较．给出了绝热时序电路的一般设计方法，并作为实例采用应用绝热D触发器设计了十进制计数器．SPICE程序模拟表明：设计的电路具有正确的逻辑功能及低功耗的优点．     

基于多β晶体管的三值全功能触发器及其应用

本文在分析多β晶体管工作原理的基础上,提出了利用多β晶体管结合ECL构成三值开关,并以此为基础设计了三值D型锁存器和三值主从型D触发器．本文还设计了三值全功能触发器,并讨论了三值全功能触发器的逻辑功能及其激励函数,最后应用全功能触发器对时序电路的实例进行了设计,实例设计表明应用该触发器可以简化电路结构,提高电路的工作速度．     

可逆双边沿触发器的设计

提出了一种可逆双边沿D触发器的设计方法,该方法利用Feynman可逆逻辑门的信号复制特性,实现可逆D锁存器的设计.然后利用双边沿触发器原理,结合D可逆锁存器以及Fredkin和Modified Fredkin可逆逻辑门的数据选择功能,实现可逆双边沿触发器的设计.同时,利用Verilog硬件描述语言对提出的可逆双边沿D触发器的功能进行了描述.与已有的可逆触发器相比,在相同数据传输速率下,本文设计的双边沿触发器具有结构简单、垃圾位和常量输入少、量子代价更低的特点.     

三值扭环形计数器的研究

本文根据二值扭环形计数器的设计思想,提出了三值扭环形计数器基于模代数的三 值D 型 和 J K 型 触发器仁`〕的电路设计.在此基础上,进一步提出了借助于三值 K 图化简技术,设计具有自校正功能的三值扭环形计数器的方法     

双边沿动态触发器的设计及其应用

从双边沿触发器的特点出发,提出了一种双边沿动态触发器的设计方案,该触发器结构较其他几种设计方案简单。用PSPICE程序模拟证实该种触发器具有正确的逻辑功能,并且平均功耗较小。文章还介绍了该双边沿触发器在时序电路中的应用．     

基于次态卡诺图的移位寄存器型计数器的自启动设计

分析了移位寄存器型计数器工作时的状态转换过程,提出了移位寄存器型计数器的设计可在保持右移移位寄存器内部结构不变的基础上,只求解第1位触发器激励函数的设计方法.分析了触发器次态函数与激励函数的关系,提出了在次态函数卡诺图上进行激励函数最小化求解与检查无效状态所赋次态值及逻辑修改同步进行的移位寄存器型计数器自启动设计方法.     

低功耗动态三值CMOS D触发器设计

低功耗设计在当前超大规模集成电路中越来越重要，本文以一种没有直流功耗．具有完全电压摆幅的低功耗动态CMOS三值反相器作为基础。结合简单三值差分逻辑（STDL）的结构．设计了一种低功耗动态三值CMOS D触发器．该触发器能很好地实现动态D触发器的逻辑功能．并且具有结构简单、芯片面积小、时钟简单等优点．Pspice模拟表明所设计的触发器还具有速度快、功耗低的优点．它比二值动态TSPCL D触发器节省近35%的能耗．     

基于MOS-NDR负阻器件的D触发器设计

负阻器件由于在电流 电压特性曲线中表现出独特的负微分电阻特性,从而大大增加了单个器件所能实现的逻辑功能.如果将其用于数字逻辑电路设计,尤其是触发器的设计,可有效减少器件的数目.通过分析CMOS工艺负阻器件MOS-NDR及单双稳态转换逻辑单元MOBILE的工作特性,设计了一个时钟上升沿触发的D触发器.采用TSMC 0.18 μm工艺对所设计的电路进行HSPICE仿真,仿真结果表明所设计的电路具有正确的逻辑功能.与基于MOS-NDR负阻器件的同类触发器相比,新设计的D触发器具有更稳健的输出和较强的抗干扰能力     

循环码计数器的快速综合

本文导出了使用J-K触发器的任意2~n进制循环码计数器激励函数的设计公式,并将逻辑函数修改技术用于任意2N进制循环码计数器的综合。此外,还提出了使用附加触发器时循环码计数器的快速综合法。通过设计实例表明,采用快速综合法设计循环码计数器具有一定的优点和实用意义。     

基于多阈值神经元的D型触发器设

分析硬限幅多阈值神经元的工作原理,提出了运用多阈值神经元设计D触发器的方法.首先,用单个多阈值神经元设计锁存器;其次,利用两个锁存器设计了一次操作的主从型D触发器.本文设计的基于多阈值神经元的触发器与传统基于单阈值神经元的触发器相比减少了神经元的数量和连接数目、降低了复杂度、提高了稳定性.运用本文提出的多阈值神经元触发器,可以设计任意功能的神经网络时序电路.