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1.
针对ARM+FPGA构建的PLC系统,分析PLC对定时器/计数器的功能需求,设计了可以并行执行的定时器/计数器,构建的定时器/计数器共用一个端口读写控制器与FPGA中央控制器进行数据通信,定时器/计数器内部工作是相互独立的,能够并行的工作,并通过使用地址映射存储器使得定时器/计数器的指令执行更加高效。对中央控制器与定时器/计数器的通信时序和通信格式进行了设计,方便了中央控制器对定时器/计数器的控制与测试。通过仿真测试,该定时器/计数器能够满足PLC定时器/计数器的基本功能,并且达到了稳定的定时/计数的设计要求。  相似文献   
2.
邱盛成  蔡启仲  李克俭  潘绍明 《应用声学》2016,24(6):202-205, 217
针对每一个操作数有一个操作码的PLC逻辑指令,设计了一个操作码可带多个操作数,操作数附加“辅助符号位”的新型PLC逻辑指令,避免在执行逻辑指令过程中有多少个操作数需要译码多少次的状况。研究这种新指令语句的数据结构和梯形图的数据结构,应用这两种数据结构研究梯形图转化成新指令表的转化算法。对梯形图采用按梯级顺序递归扫描方法构造二叉树结构,然后对二叉树进行后序遍历得到一个中间结果指令表,对中间结果指令表经过逻辑关系的分析与同类型逻辑关系操作数的合并处理得到最终的指令表。通过对串并联结构梯形图的转换测试,其新指令语句的转化结果正确。  相似文献   
3.
为实现一种能够自主完成浮点数加/减运算功能的浮点数加/减运算执行控制器,提出了一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法;该控制器在接收到操作数类型与参与运算的操作数后,在内部时序脉冲作用下,可以自主完成操作数的配置以及浮点数加/减法运算的功能,运算结果传输到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数类型与操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率可达178.317 M,从输入端口到输出端口的延时数据为:最小延时是3.185 ns,最大延时是15.336 ns,耗用的IO输入输出端口占总资源的27.92%,数据表明该控制器提高了运算器的运算速度,且能够自主完成浮点数加/减运算。  相似文献   
4.
提出应用FPGA设计PLC位信息输出与读取控制器的思路。该控制器执行输出位信息相关命令时,在内部时序脉冲控制下按照Y编号地址自主完成位信息在位存储单元的寻址和读写操作;论述了控制器的电路构成和基本原理,应用Verilog HDL语言实现硬件电路的构建与连接;测试表明,该控制器在PLC用户程序执行过程中可以自主将位信息按要求输出和读取,使输出位信息命令的执行与系统其它功能模块实现并行处理,提高了PLC执行指令序列的速度,缩短了PLC扫描周期。  相似文献   
5.
张玲玲  李克俭  蔡启仲 《应用声学》2014,22(10):3375-33773380
为实现一种多浮点操作数乘法运算的自主运算控制器,提出了一种基于FPGA并行操作的硬连接电路的多浮点数乘法运算控制器及其时序控制的方法,该控制器对一条多浮点操作数乘法运算指令的命令字和多浮点操作数连续写入并存储,在内部时序脉冲作用下,可以自主完成读出浮点操作数执行乘法运算,写入存储多浮点操作数过程与执行乘法运算命令的过程能够并行进行;在控制器执行乘法运算命令过程中,系统可以读出执行命令过程中的中间结果和最终运算结果;论述了该控制器的电路构成和基本原理,分析命令字与多操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率为250 MHz,从输入到输出端口最小延时是3.185 ns,最大延时是15.336 ns,且能够自主完成浮点数乘法运算。  相似文献   
6.
为提高四轴飞行器的数据采集与数据处理能力,降低四轴飞行器的功耗,研制了一种基于FPGA的四轴飞行控制器。飞行控制器以NIOS II处理器为控制核心,结合嵌入的SPI、I2C、UART等IP核实现了数据的实时采集与快速处理,并提出并行处理PPM解码和编码、超声波检测与控制、蜂鸣器控制的设计方案,利用VerilogHDL语言在FPGA上设计了这些并行处理功能模块,这些功能模块通过PIO核与NIOS II处理器连接,能够自主完成所规定的处理功能。经过多次飞行测试,四轴飞行器能够稳定的起飞和降落,快速的飞行,转弯,上升和下降,也能够避开障碍物,验证了四轴飞行控制器功能稳定,功耗较低,已达到设计的要求。  相似文献   
7.
计数器是PLC内部重要的软元件之一,在以PLC为核心部件的自动控制系统中,这种软元件通过相应的程序实现系统的实时准确的计数。ARM通过双口RAM发送指令命令给FPGA,FPGA控制计数器进行相关操作,FPGA的晶振工作频率50MHz作为计数器控制模块的时序约束,设计的计数器具有加减计数功能、断电保持功能、数据回传功能等,以满足PLC控制器的计数需求,并通过使用地址映射存储器使得计数器控制器的指令执行更加高效。设计了计数器与FPGA指令执行控制器的通信协议。通过对设计完成后的仿真与测试,单个计数器的计数频率达到2MHZ,基本实现了PLC计数器的功能,并且达到了稳定计数的设计要求。  相似文献   
8.
为提高PLC系统功能模块间通讯协议的通用性和可扩展性,对自主研制的ARM+FPGA构架小型PLC进行了通讯设计;在分析各类通讯数据的特点、实时性及可靠性要求的前提下,对CAN协议的应用层进行了扩展,采用数据单元法组织通讯数据,并对不同类型的数据定义了不同的数据单元格式,从而制定出了一种CAN扩展协议;另外,提出了以主机为中心的通讯模式,规定了通讯流程,确保了PLC主机执行程序的可靠性;经对通讯可靠性、通讯流量及编解码速度等测试表明,该协议通用性好,编解码效率高,达到了数据可靠传输的目的,提高了PLC系统的性能。  相似文献   
9.
周曙光  李克俭  蔡启仲  李静  张玲玲 《应用声学》2014,22(9):2794-2796,2809
提出应用FPGA设计PLC数据输出控制IP核的思路。该IP核执行输出数据相关命令时,在内部时序脉冲控制下按照Y编号地址自主完成数据在存储单元的寻址和读写操作;论述了控制器的工作原理和电路设计,应用Verilog语言实现硬件电路的构建及功能;测试表明:该IP核可以自主完成对数据处理和输出要求,使数据输出与系统其它功能模块实现并行处理,提高了PLC运行速度。  相似文献   
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