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DDR3 SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1][2]。在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2]。基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作。此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性。经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%。此设计在功能和性能上均符合系统总体设计的要求。 相似文献
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数据通过采集模块后需要进行缓存,然后再通过DMA写入上位机,SDRAM存储容量大,符合大批量数据的存储,FIFO可以在不同的速率下读写数据,根据两者的优势,本设计是基于SDRAM控制器实现的大容量缓存FIFO;系统中FPGA采用Altera公司的CycloneII:EP2C35F484I8,使用verilog语言实现,通过Quartus11.0编译、综合、布线后,时钟能够达到100 MHz;设计通过了仿真与验证,在仿真验证下,此大容量FIFO存储速率达到43.6 MByte/s;设计已经成功用于实际环境中,输入输出时钟完全不确定的情况下,SDRAM的最低利用率是43%,在时钟相差小的情况下,利用率可以达到100%,符合系统设计需要。 相似文献
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