SiGe HBT势垒电容模型

在考虑SiGe HBT的势垒电容时，通常的耗尽层近似不再适用，应考虑可动载流子的影响.在分析研究SiGe HBT载流子输运的基础上，建立了考虑发射结势垒区内载流子分布的发射结势垒电容模型和不同电流密度下包括基区扩展效应的集电结势垒电容模型.将以上势垒电容 模型应用于SiGe HBT频率特性模拟，模拟结果与实验结果符合得很好. 关键词： SiGe HBT 势垒电容 微分电容     

SOI部分耗尽SiGe HBT集电结空间电荷区模型

SOI上的薄膜异质SiGe晶体管通过采用"折叠"集电极,已成功实现SOI上CMOS与HBT的兼容.本文结合SOI薄膜上的纵向SiGe HBT结构模型,提出了包含纵向、横向欧姆电阻和耗尽电容的"部分耗尽 (partially depleted) 晶体管"集电区简化电路模型.基于器件物理及实际考虑,系统建立了外延集电层电场、电势、耗尽宽度模型,并根据该模型对不同器件结构参数进行分析.结果表明,空间电荷区表现为本征集电结耗尽与MOS电容耗尽,空间电荷区宽度随集电结掺杂浓度减小而增大,随集电结反偏电压提高而增大, 关键词： SOI SiGe HBT 集电区 空间电荷区模型     

SiGe HBT集电结耗尽层渡越时间模型

集电结耗尽层的渡越时间是影响晶体管交流放大系数和频率特性的重要参数。本文分三种情况求解了SiGe HBT集电结耗尽层宽度。建立了不同集电极电流密度下的集电结耗尽层渡越时间模型，该模型考虑了基区扩展效应。利用MATLAB对该模型进行了模拟，定量地研究了集电结反偏电压、集电区掺杂磷或砷的浓度、集电区宽度对集电结耗尽层渡越时间的影响。模拟结果表明：随着集电结反偏电压、集电区掺杂浓度以及集电区宽度的增大，集电结耗尽层渡越时间增大；集电结耗尽层渡越时间对薄基区的SiGe HBT频率特性影响显著，不能忽略。     

SOI SiGe HBT电学性能研究

研究了SOI衬底上SiGe npn异质结晶体管的设计优化.给出了器件基本直流交流特性曲线,分析了与常规SiGeHBT的不同.由于SOI衬底的引入使SOI SiGe HBT成为四端器件,重点研究了衬底偏压对Gummel曲线、输出特性曲线以及雪崩电流的影响.最后仿真实现材料物理参数和几何物理参数对频率特性的改变.结果表明SOI SiGeHBT与常规器件相比具有更大的设计自由度.SOI SiGe HBT的系统分析为毫米波SOI SiGe BiCMOS电路的设计提供了有价值的参考.     

薄膜SOI上SiGe HBT集电结耗尽电荷和电容改进模型

文章研究了SOI衬底上SiGe npn异质结晶体管集电结耗尽电荷和电容.根据器件实际工作情况,基于课题组前面的工作,对耗尽电荷和电容模型进行扩展和优化.研究结果表明,耗尽电荷模型具有更好的光滑性;耗尽电容模型为纵向耗尽与横向耗尽电容的串联,考虑了不同电流流动面积,与常规器件相比,SOI器件全耗尽工作模式下表现出更小的集电结耗尽电容,因此更大的正向Early电压;在纵向工作模式到横向工作模式转变的电压偏置点,耗尽电荷和电容的变化趋势发生改变.SOI薄膜上纵向SiGe HBT集电结耗尽电荷和电容模型的建立和扩展为毫米波SOI BiCMOS工艺中双极器件核心参数如Early电压、特征频率等的设计提供了有价值的参考. 关键词： 耗尽电容 SiGe HBT SOI     

含有本征SiGe层的SiGe异质结双极晶体管集电结耗尽层宽度模型

本文分别建立了含有本征SiGe层的SiGe HBT(异质结双极晶体管)集电结耗尽层各区域的电势、电场分布模型,并在此基础上,建立了集电结耗尽层宽度和延迟时间模型,对该模型进行了模拟仿真,定量地分析了SiGe HBT物理、电学参数对集电结耗尽层宽度和延迟时间的影响,随着基区掺杂浓度和集电结反偏电压的提高,集电结耗尽层延迟时间也随之增大,而随着集电区掺杂浓度的提高和基区Ge组分增加,集电结耗尽层延迟时间随之减小. 关键词： SiGe HBT 集电结耗尽层 延迟时间     

SOI SiGe HBT结构设计及频率特性研究

将SOI技术优势引入SiGe HBT,可满足当前BiCMOS高速低功耗的应用需求.SOI SiGe HBT作为BiCMOS工艺的核心器件,其频率特性决定了电路所能达到的工作速度.为此,本文针对所提出的SOI SiGe HBT器件结构,重点研究了该器件的频率特性,并通过所建立的集电区电容模型予以分析.规律和结果为:1)SOI SiGe HBT特征频率随集电区掺杂浓度的升高而增加;2)SOI SiGe HBT特征频率与集电极电流IC之间的变化规律与传统SiGe HBT的相一致;3)正常工作状态,SOI SiGe HBT(集电区3×1017cm-3掺杂)最高振荡频率fmax大于140 GHz,且特征频率fT大于60 GHz.与传统SiGe HBT相比,特征频率最大值提高了18.84%.以上规律及结论可为SOI SiGe HBT及BiCMOS的研究设计提供重要依据.     

功率MOS器件单粒子栅穿效应的等效电路模拟方法

根据电路模拟软件PSPICE内建元器件模型,建立了功率MOS器件单粒手栅穿效应的等效电路模型和模型参数提取方法,对VDMOS器件的单粒子栅穿效应机理进行了电路模拟和分析,模拟结果与文献中的实验数据相符合,表明所建立的等效电路模拟方法是可靠的。     

能带工程对射频功率SiGe异质结双极晶体管热性能的改善

众所周知,基区"能带工程"可以改善Si_1-xGe _{x 基区异质结双极晶体管(HBT)的直流、频率和噪声等特性,但"能带工程"对HBT热学特性的影响的研究还很少。本文基于三维热电反馈模型,分析了"能带工程"对射频功率SiGe HBT热性能的影响。考虑到电流增益随温度的变化以及发射结电压负温度系数,给出了器件热稳定所需最小镇流电阻(REmin)的表达式,在此基础上给出了非均匀镇流电阻的设计,进一步提高了SiGe HBT的热稳定性 关键词： SiGe HBT Ge组分 热电反馈 镇流电阻}     

应变SiGe SOI量子阱沟道PMOSFET阈值电压模型研究

在绝缘层附着硅(SOI)结构的Si膜上生长SiGe合金制作具有SiGe量子阱沟道的SOI p型金属氧化物半导体场效应晶体管(PMOSFET)，该器件不仅具有SOI结构的优点，而且因量子阱中载流子迁移率高，所以进一步提高了器件的性能.在分析常规的Si SOI MOSFET基础上，建立了应变SiGe SOI 量子阱沟道PMOSFET的阈值电压模型和电流-电压(I-V)特性模型，利用Matlab对该结构器件的I-V特性、跨导及漏导特性进行了模拟分析，且与常规结构的器件作了对比.模拟结果表明，应变SiGe SOI量子阱沟道PMOSFET的性能均比常规结构的器件有大幅度提高. 关键词： 应变SiGe SOI MOSFET 阈值电压 模型     

Extraction of temperature dependences of small-signal model parameters in SiGe HBT HICUM model

In this work, temperature dependences of small-signal model parameters in the SiGe HBT HICUM model are presented. Electrical elements in the small-signal equivalent circuit are first extracted at each temperature, then the temperature dependences are determined by the series of extracted temperature coefficients, based on the established temperature formulas for corresponding model parameters. The proposed method is validated by a 1 × 0.2 × 16 μm~2 SiGe HBT over a wide temperature range(from 218 K to 473 K), and good matching is obtained between the extracted and modeled results. Therefore, we believe that the proposed extraction flow of model parameter temperature dependence is reliable for characterizing the transistor performance and guiding the circuit design over a wide temperature range.     

Improved high-frequency equivalent circuit model based on distributed effects for SiGe HBTs with CBE layout

In this paper, we present an improved high-frequency equivalent circuit for SiGe heterojunction bipolar transistors(HBTs) with a CBE layout, where we consider the distributed effects along the base region. The actual device structure is divided into three parts: a link base region under a spacer oxide, an intrinsic transistor region under the emitter window,and an extrinsic base region. Each region is considered as a two-port network, and is composed of a distributed resistance and capacitance. We solve the admittance parameters by solving the transmission-line equation. Then, we obtain the smallsignal equivalent circuit depending on the reasonable approximations. Unlike previous compact models, in our proposed model, we introduce an additional internal base node, and the intrinsic base resistance is shifted into this internal base node,which can theoretically explain the anomalous change in the intrinsic bias-dependent collector resistance in the conventional compact model.     

A technique for simultaneously improving the product of cutoff frequency–breakdown voltage and thermal stability of SOI SiGe HBT

The product of the cutoff frequency and breakdown voltage( fT×BVCEO) is an important figure of merit(FOM) to characterize overall performance of heterojunction bipolar transistor(HBT). In this paper, an approach to introducing a thin N+-buried layer into N collector region in silicon-on-insulator(SOI) Si Ge HBT to simultaneously improve the FOM of fT×BVCEOand thermal stability is presented by using two-dimensional(2D) numerical simulation through SILVACO device simulator. Firstly, in order to show some disadvantages of the introduction of SOI structure, the effects of SOI insulation layer thickness(TBOX) on fT, BVCEO, and the FOM of fT×BVCEOare presented. The introduction of SOI structure remarkably reduces the electron concentration in collector region near SOI substrate insulation layer, obviously reduces fT, slightly increases BVCEOto some extent, but ultimately degrades the FOM of fT×BVCEO. Although the fT,BVCEO, and the FOM of fT×BVCEOcan be improved by increasing SOI insulator Si O_2 layer thickness TBOXin SOI structure, the device temperature and collector current are increased due to lower thermal conductivity of Si O_2 layer, as a result, the self-heating effect of the device is enhanced, and the thermal stability of the device is degraded. Secondly, in order to alleviate the foregoing problem of low electron concentration in collector region near SOI insulation layer and the thermal stability resulting from thick TBOX, a thin N+-buried layer is introduced into collector region to not only improve the FOM of fT×BVCEO, but also weaken the self-heating effect of the device, thus improving the thermal stability of the device. Furthermore, the effect of the location of the thin N+-buried layer in collector region is investigated in detail. The result show that the FOM of fT×BVCEOis improved and the device temperature decreases as the N+-buried layer shifts toward SOI substrate insulation layer. The approach to introducing a thin N+-buried layer into collector region provides an effective method to improve SOI Si Ge HBT overall performance.     

沟槽型发射极SiGe异质结双极化晶体管新结构研究

提出了一种沟槽型发射极SiGe异质结双极化晶体管新结构. 详细分析了新结构中沟槽型发射极的引入对器件性能的影响,并对其机理进行研究. 新型发射极结构通过改变发射极电流路径使电阻分区并联,在不增大结电容的前提下,有效减小发射极电阻,提高器件的频率特性. 结果表明,新结构器件的截止频率和最大振荡频率分别增加至100.2 GHz和134.4 GHz,更重要的是沟槽型发射极结构的引入,在提高器件频率特性的同时,不会降低器件的电流增益,也不会增加结电容,很好实现了频率特性、电流增益和结电容之间的折中. 对沟槽型发射极进行优化设计,改变侧墙高度和侧墙宽度. 沟槽型发射极电阻不受侧墙高度改变的影响,频率性能不变;侧墙宽度增加,频率性能降低. 关键词： SiGe 异质结双极化晶体管 沟槽型发射极 发射极电阻