| 基于一位全加器三变量逻辑函数的查表综合 |
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| 引用本文： | 周畅,伍银儿,陈偕雄.基于一位全加器三变量逻辑函数的查表综合[J].浙江大学学报(理学版),2003,30(5):518-523. |
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| 作者姓名： | 周畅 伍银儿 陈偕雄 |
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| 作者单位： | 浙江大学,信息与电子工程系,浙江,杭州,310028 |
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| 基金项目： | 浙江省科技厅资助项目(00111021). |
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| 摘 要： | 通过对1个一位全加器3个输入端不同的组合，可以实现与门、或门、非门、同或门及异或门，因此全加器在数字逻辑电路中有着重要的作用．本文在介绍全加器的基础上提出了用查表法设计基于一位全加器实现任意三变量函数的组合电路和时序电路．在与传统的与非门／或非门的比较中，它显示了优势．
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| 关 键 词： | 数字逻辑电路 组合电路 时序电路 全加器 逻辑函数 查表法 |
| 文章编号： | 1008-9497(2003)05-518-06 |
| 修稿时间： | 2002年11月28 |
Tabular synthesis of three-variable functions using one-bit full adders |
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| ZHOU Chang,WU Yin-er,CHEN Xie-xiong.Tabular synthesis of three-variable functions using one-bit full adders[J].Journal of Zhejiang University(Sciences Edition),2003,30(5):518-523. |
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| Authors: | ZHOU Chang WU Yin-er CHEN Xie-xiong |
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| Abstract: | Because a one- bit full adder can realize AND,OR,NOT and some other gates, depending on the pattern of input connections, it plays an important role in the design of digital circuits. Based upon the discussion of full adders, a tabular design of three- variable combinational and sequential circuits by using one- bit full adders is proposed. Compared with conventional NAND and NOR gates, one- bit full adders have several advantages. |
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| Keywords: | full adder logic synthesis symmetric function function classification VLSI LSI trigger |
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