| 基于0.5 μm CMOS集成电路高低压兼容技术研究 |
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| 引用本文： | 刘允,赵文彬.基于0.5 μm CMOS集成电路高低压兼容技术研究[J].电子与封装,2007,7(9):22-25. |
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| 作者姓名： | 刘允 赵文彬 |
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| 作者单位： | 中国电子科技集团公司第58研究所,江苏,无锡,214035;中国电子科技集团公司第58研究所,江苏,无锡,214035 |
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| 摘 要： | 将高压MOSFETs器件集成到低压CMOS数字和模拟电路中的应用越来越频繁。文章参考了Parpia提出结构,将高压NMOS、PMOS器件制作在商用3.3V/5V 0.5μmN-阱CMOS工艺中,没有增加任何工艺步骤,也没有较复杂BiCMOS工艺中用到的P-阱、P+、N+埋层,使用了PT注入。通过对设计结构的PCM测试,可以得到高压大电流的NMOS管BVdssn>23V～25V,P管击穿BVdssp>19V。同时,文章也提供了高压器件的设计思路和结果描述。
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| 关 键 词： | 高压MOS器件 低压MOS器件 0.5μm CMOS工艺 工艺兼容技术 |
| 文章编号： | 1681-1070（2007）09-0022-04 |
| 修稿时间： | 2007-04-28 |
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