响应曲面法在叠层封装结构优化中的应用

本文对八层叠层CSP封装器件进行热应力分析。结果表明，热应力集中出现在上层芯片（die8）、die7的悬置端和底层芯片（die1）与粘结剂的边角处。进一步，采用响应曲面法（RSM）与有限元分析相结合的方法研究die8、die7、die1和粘结剂厚度对器件热应力的影响。应用响应曲面法优化芯片和粘结剂的厚度以得到最小VonMises应力，其结果为106．87Mpa。与初始设计时的应力值143．9Mpa相比减小了25．7％。应力减小有助于提高封装产品的可靠性。