| 浮点加法器IP核的VHDL设计 |
| |
| 引用本文： | 何清平,刘佐濂,林少伟.浮点加法器IP核的VHDL设计[J].山西电子技术,2006(4):34-36. |
| |
| 作者姓名： | 何清平 刘佐濂 林少伟 |
| |
| 作者单位： | [1]广东工业大学信息工程学院,广东广州510006 [2]广州大学物理与电子工程学院,广东广州510006 |
| |
| 摘 要： | 浮点数加法运算是浮点运算中使用频率最高的运算。结合VHDL和FPGA可编程技术，完成具有5级流水线结构、符合IEEE754浮点数标准、可参数化为单／双精度的浮点数加法器IP核的VHDL设计。
|
| 关 键 词： | 浮点数加法 IP核 IEEE754 FPGA |
| 修稿时间： | 2006年4月25日 |
Design of Floating-Point Adder IP Core Using VHDL |
| |
| He Qing-ping Liu Zuo-lian Lin Shao-wei.Design of Floating-Point Adder IP Core Using VHDL[J].Shanxi Electronic Technology,2006(4):34-36. |
| |
| Authors: | He Qing-ping Liu Zuo-lian Lin Shao-wei |
| |
| Institution: | He Qing-ping~1 Liu Zuo-lian~2 Lin Shao-wei~2 |
| |
| Abstract: | The Floating-point addition is the highest frequent operator.Using the VHDL and programmable technology on(PFGA),this paper discusses the design of floating-point adder IP core that implements in 5-stage pipeline architecture,be conformed to IEEE 754 standard and configured to single/double precision with variable parameter using VHDL. |
| |
| Keywords: | floating point addition IP core IEEE 754 FPGA |
| 本文献已被 CNKI 维普 等数据库收录！ |
