| AES加密引擎并行化设计与实现 |
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| 引用本文： | 苏阳.AES加密引擎并行化设计与实现[J].武汉大学学报(理学版),2013,59(5):471-476. |
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| 作者姓名： | 苏阳 |
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| 作者单位： | 武警工程大学电子技术系,陕西西安,710086 |
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| 基金项目： | 国家自然科学基金，武警工程大学基础基金 |
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| 摘 要： | 在自主设计AES-256加密算法IP核的基础上,提出了AES加密引擎和多密码引擎SoC的硬件结构,对它们内部的并行化设计进行了研究和分析.通过对加密引擎的逻辑综合和多密码引擎并行模块的定量分析发现,在160MHz的核心频率下,4个AES-256密码引擎并行模块受总线影响下的系统吞吐率为3.06Gb/s.与同类设计相比,本文的并行化设计占有更小的面积资源,具有更大的系统吞吐率,达到了多引擎并行化设计的目标.
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| 关 键 词： | AES-256 IP核 加密引擎 多密码引擎 并行化 |
The Design and Realization of Parallelism of AES Encryption Engine |
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| SU Yang.The Design and Realization of Parallelism of AES Encryption Engine[J].JOurnal of Wuhan University:Natural Science Edition,2013,59(5):471-476. |
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| Authors: | SU Yang |
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| Institution: | SU Yang;Department of Electronic Technology,the College of Chinese Armed Police Force; |
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| Abstract: | |
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| Keywords: | AES-256 IP core encryption engine multiple cipher engine parallelism |
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