| 高速宽带锁相环的相位噪声影响研究 |
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| 引用本文： | 刘琨,李铁虎,张俊安.高速宽带锁相环的相位噪声影响研究[J].微电子学,2019,49(4):467-470, 476. |
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| 作者姓名： | 刘琨 李铁虎 张俊安 |
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| 作者单位： | 中国电子科技集团公司 第二十四研究所, 重庆 400060,模拟集成电路国家重点实验室, 重庆 400060,重庆理工大学 两江人工智能学院, 重庆 401135 |
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| 基金项目： | 重庆市技术创新与应用示范项目(cstc2018jszx-cyztzx0049,cstc2018jszx-cyztzx0204,cstc2018jszx-cyztzx0206) |
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| 摘 要： | 介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。
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| 关 键 词： | 锁相环 相位噪声 时钟抖动 工艺角 |
| 收稿时间： | 2019/4/9 0:00:00 |
Research on the Phase Noise Model of a High Speed Wide Band PLL |
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| Institution: | The 24th Research Institute of China Electronics Technology Group Corp., Chongqing 400060, P.R.China,Science and Technology on Analog Integrated Circuit Laboratory, Chongqing 400060, P.R.China and School of Artificial Intelligence, Chongqing University of Technology, Chongqing 401135, P.R.China |
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| Abstract: | |
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| Keywords: | phase locked loop phase noise clock jitter corner |
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