| 基于JESD204B的接收端数据链路层设计与实现 |
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| 引用本文： | 付东兵,焦阳,徐洋洋,邱雅倩,姚亚峰.基于JESD204B的接收端数据链路层设计与实现[J].微电子学,2019,49(4):508-512. |
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| 作者姓名： | 付东兵 焦阳 徐洋洋 邱雅倩 姚亚峰 |
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| 作者单位： | 模拟集成电路国家重点实验室, 重庆 400060,中国电子科技集团公司 第十研究所, 重庆 400060,中国地质大学武汉 机械与电子信息学院, 武汉 430074,中国地质大学武汉 机械与电子信息学院, 武汉 430074,中国地质大学武汉 机械与电子信息学院, 武汉 430074 |
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| 基金项目： | 模拟集成电路国家重点实验室稳定支持项目(6142802WD201805)；中央高校军民融合专项基金培育项目(201708) |
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| 摘 要： | 行业新标准JESD204B支持高达12.5 Gbit/s串行传输速率,是解决数据转换器与逻辑器件之间高速数据传输问题的主流接口。采用四字节并行处理方案实现了JESD204B协议接收端数据链路层电路,完成协议功能的同时将电路工作时钟频率由1.25 GHz降低到312.5 MHz,使其能在CMOS工艺下使用标准数字电路设计流程实现。将Verilog HDL实现的电路与XILINX JESD204B 6.1v版本的发送端IP核进行对接,验证了该方案的可行性。在Design Compiler平台上,采用65 nm LP CMOS工艺数字标准单元库,对设计方案进行了综合评估。实验结果表明,该方案在工作频率和功能方面均能满足JESD204B协议规范。
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| 关 键 词： | 数据链路层 四字节并行处理 同步 高速串行接口 |
| 收稿时间： | 2018/11/9 0:00:00 |
Design and Implementation of Receiver Data Link Layer Based on JESD204B |
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| FU Dongbing,JIAO Yang,XU Yangyang,QIU Yaqian and YAO Yafeng.Design and Implementation of Receiver Data Link Layer Based on JESD204B[J].Microelectronics,2019,49(4):508-512. |
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| Authors: | FU Dongbing JIAO Yang XU Yangyang QIU Yaqian and YAO Yafeng |
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| Institution: | Science and Technology on Analog Integrated Circuit Laboratory, Chongqing 400060, P.R.China,The 10th Research Institute of China Electronics Technology Group Corporation, Chengdu 610036, P.R.China,School of Mechanical Engineer.and Elec.Information, China University of Geosciences Wuhan, Wuhan 430074, P.R.China,School of Mechanical Engineer.and Elec.Information, China University of Geosciences Wuhan, Wuhan 430074, P.R.China and School of Mechanical Engineer.and Elec.Information, China University of Geosciences Wuhan, Wuhan 430074, P.R.China |
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