| Cache中TLB的设计及优化 |
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| 引用本文： | 孙宏 薛骏 凌青. Cache中TLB的设计及优化[J]. 苏州大学学报(医学版), 2005, 21(1): 37-42 |
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| 作者姓名： | 孙宏 薛骏 凌青 |
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| 作者单位： | 东南大学国家专用集成电路系统工程技术研究中心，江苏南京210096 |
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| 基金项目： | 国家自然科学基金资助项目(60176018) |
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| 摘 要： | 当今微处理器的设计中，为了加快虚拟地址向物理地址转换的速度，通常使用地址转换后备缓冲器TLB(translation lookaside buffer)来加快地址转化的速度．本论基于逆向设计，提出了一种可行的TLB结构，可完成地址转换的功能，并从硬件上支持了不同大小的页表格式．此外，通过引入DVS技术将TLB存储单元中的漏电功耗减少90％以上．
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| 关 键 词： | TLB 地址转换 虚拟地址 页表 存储单元 微处理器 物理地址 电功 表格式 速度 |
| 文章编号： | 1000-2073(2005)01-0037-06 |
| 修稿时间： | 2004-09-02 |
Design and optimize of the TLB in Cache |
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| SUN Hong,XUE Jun,LING Qing. Design and optimize of the TLB in Cache[J]. Journal of Suzhou University(Natural Science), 2005, 21(1): 37-42 |
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| Authors: | SUN Hong XUE Jun LING Qing |
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| Abstract: | In nowadays' microprocessor design, the TLB is widely used to speed up the translation speed from virtual address to physical address. Based on the adverse design, an applicable TLB structure supporting the different page sizes besides the address translation is proposed. In addition, a DVS technology is used reducing the leakage power in the TLB's memory cells by 90%. |
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| Keywords: | Cache TLB address translation power DVS |
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