| 应用于全数字锁相环的时间数字转换器设计 |
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| 引用本文： | 张陆,张长春,李卫,郭宇锋,方玉明.应用于全数字锁相环的时间数字转换器设计[J].南京邮电大学学报(自然科学版),2014(1):47-52. |
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| 作者姓名： | 张陆 张长春 李卫 郭宇锋 方玉明 |
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| 作者单位： | 南京邮电大学电子科学与工程学院,江苏南京210023 |
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| 基金项目： | 国家自然科学基金（61076073）、中国博士后科学基金（2012M521126）,江苏省目然科学基金（BK2012435）、东南大学毫米波国家重点实验室开放基金（K201223）和南京邮电大学科研启动基金（NY211016）资助项目 |
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| 摘 要： | 采用标准0.18 μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路（TDC）.针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围.该设计完成了RTL级建模、仿真、综合及布局布线等整个流程.仿真结果表明,该TDC电路工作正常,在1.8V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255 μm×265 μm.
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| 关 键 词： | 专用集成电路 全数字锁相环 时间数字转换器 相位检测 |
Design of Time-to-Digital Converter for All Digital Phase-locked Loops |
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| ZHANG Lu,ZHANG Chang-chun,LI Wei,GUO Yu-feng,FANG Yu-ming.Design of Time-to-Digital Converter for All Digital Phase-locked Loops[J].Journal of Nanjing University of Posts and Telecommunications,2014(1):47-52. |
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| Authors: | ZHANG Lu ZHANG Chang-chun LI Wei GUO Yu-feng FANG Yu-ming |
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| Institution: | 1.College of Electronic Science and Engineering, Nanjing University of Posts and Telecommunication, Nanjing 210023, China;) |
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| Abstract: | Using 0.18μm CMOS technology,a time-to-digital converter （TDC） is designed to detect the sizes of phase errors in the all digit phase-locked loop （ADPLL）.By adding a circuit of rising edge detection and expanding the width of counter,the designed TDC can enhance the accuracy of time to digital conversion and enlarge measurement range in addition to all the basic functions.The design includes RTL-level modeling,simulation,synthesis,and placement and routing.Simulation results show that the circuit works properly at 1.8V supply voltage with the power consumption of 10mW,the timing resolution of 0.3ns,and the core size of 255μm × 265μm. |
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| Keywords: | application specific integrated circuit （ASIC） all digital phase-locked loop （ADPLL） time-to-digital converter（TDC） phase detection |
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