| (2,1,7)维特比译码器结构优化设计与实现 |
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| 引用本文： | 董时华,乔庐峰,胡庆生,王志功,章丽.(2,1,7)维特比译码器结构优化设计与实现[J].电路与系统学报,2010,15(2). |
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| 作者姓名： | 董时华 乔庐峰 胡庆生 王志功 章丽 |
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| 作者单位： | 1. 中国人民解放军理工大学,通信工程学院,江苏,南京,210007
2. 东南大学,射频与光电集成电路研究所,江苏,南京,210096 |
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| 摘 要： | 对于维特比译码器设计与实现时速度的制约问题,通过优化加、比、选各单元模块结构,采用模归一化路径度量值和全并行的ACS结构,简化了ACS硬件实现的复杂度并极大地提高了运算速度,为了提高数据吞吐率,幸存路径存储与回溯单元使用4块SRAM优化数据的存储、回溯和译码。利用TSMC0.18逻辑工艺,实现了一种回溯度为64、3bit软判决的(2,1,7)维特比译码器,在1.98V,125℃操作环境下,使用DesignCompiler逻辑综合后静态时序分析,显示数据最大吞吐率为215Mb/s,Astro自动布局布线后的译码器芯片内核面积为1.56mm2,功耗约为103mW。
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| 关 键 词： | 维特比译码器 加比选 蝶形单元 模归一化 回溯 单端13存储器 |
On the design and Implementation of an optimized structure(2,1,7)Viterbi decoder |
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| DONG Shi-hua,QIAO Lu-feng,HU Qing-sheng,WANG Zhi-gong,ZHANG Li.On the design and Implementation of an optimized structure(2,1,7)Viterbi decoder[J].Journal of Circuits and Systems,2010,15(2). |
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| Authors: | DONG Shi-hua QIAO Lu-feng HU Qing-sheng WANG Zhi-gong ZHANG Li |
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