一种低延迟同态加密电路设计

为了解决同态加密方案加密所需时间太长的问题，文章基于改进的脉动阵列技术提出一种优化的硬件架构对GSW(Gentry-Sahai-Waters)全同态加密算法中的加密部分进行硬件加速。GSW全同态加密算法在不同的安全等级下选取的安全参数不同，若安全等级越高，则安全参数数值越大，对于所需的硬件资源开销也会越大。为了能够在有限的硬件资源中完成硬件设计，选取安全等级为20位，分别对位宽为2、4、8、10 bit明文数据进行加密，并将硬件设计所需加密时间与CPU加速该算法时间进行对比。另外，为了降低由于访问存储器带来的额外功耗以及提高数据利用率，提出一种数据拼接及复用方法，最终基于现场可编程逻辑门阵列(field programmable gate array, FPGA)硬件实现GSW全同态加密算法。实验结果表明，相比于软件实现，该设计方法可以缩短97.26%的加密时间。