| 基于EDA技术的高速FIFO设计 |
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| 引用本文： | 邵明杰.基于EDA技术的高速FIFO设计[J].现代电子技术,2005,28(22):93-94,97. |
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| 作者姓名： | 邵明杰 |
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| 作者单位： | 煤碳科学研究总院,抚顺分院,辽宁,抚顺,113001 |
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| 摘 要： | 利用Lattice公司的在系统可编程逻辑器件ispLSI6192芯片构造4个双向、独立的128×9位F IFO高速数据存储栈区(FIFO),并对芯片可编程逻辑编程建立快速地址加1计数器以及FIFO控制逻辑,控制逻辑分别对4个FIFO栈区进行读/写控制;实现将系统的高速数据栈区及其控制逻辑功能在同一个芯片上实现,从而提高计算机数据通信的速度、效率以及提高系统的集成度和降低系统的故障率。
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| 关 键 词： | 高速数据栈区 地址自动加1计数器 高速寄存器 FIFO |
| 文章编号： | 1004-373X（2005）22-093-02 |
| 收稿时间： | 2005-07-25 |
| 修稿时间： | 2005-07-25 |
Designing of High Speed FIFO Base on EDA Technology |
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| SHAO Mingjie.Designing of High Speed FIFO Base on EDA Technology[J].Modern Electronic Technique,2005,28(22):93-94,97. |
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| Authors: | SHAO Mingjie |
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| Abstract: | |
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| Keywords: | high speed data memory counter of high speed address adding one high speed address register FIFO |
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