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| 使用时钟周期约束的优势 | |
| 作者姓名： | Sharad Sinha |
| 作者单位： | 新加坡南洋理工大学高性能嵌入式系统博士生中心 |
| 摘 要： | 通过赛灵思ISE及工具行为方式深入了解TS_clk约束,在FPGA设计方案中获得高效率时序收敛. |
| 关 键 词： | FPGA 时钟周期 TS_clk |
The Advantages of Using Clock Period Constraint |
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| Sharad Sinha.The Advantages of Using Clock Period Constraint[J].Electronic Engineering & Product World,2012,19(4):41-42,56. | |
| Authors: | Sharad Sinha |
| Institution: | Sharad Sinha |
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| Keywords: | |
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