| RS(15,9)编码器IP Core的实现 |
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| 引用本文： | 董怀玉,余宁梅,高勇,刘高辉,牛兰奇,陈静瑾.RS(15,9)编码器IP Core的实现[J].西安理工大学学报,2004,20(1):82-86. |
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| 作者姓名： | 董怀玉 余宁梅 高勇 刘高辉 牛兰奇 陈静瑾 |
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| 作者单位： | 西安理工大学,自动化与信息工程学院,陕西,西安,710048 |
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| 摘 要： | RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2”)上4位快速有限域乘法的方法，提高了编码电路中乘法器模块的运算速度，并对传统的编码电路进行优化，从而解决了运算速度慢的问题。使用Verilog HDL语言和Verilog7．0软件，设计了RS(15，9)编码器，通过仿真及软、硬件验证了设计的正确性。
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| 关 键 词： | RS码 编码器 IP Core Verilog HDL |
| 文章编号： | 1006-4710(2004)01-0082-05 |
| 修稿时间： | 2003年8月27日 |
The IP Core Design of RS (15,9) Encoder |
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| DONG Huai-yu,YU Ning-mei,GAO Yong,LIU Gao-hui,NIU Lan-qi,CHEN Jing-jin.The IP Core Design of RS (15,9) Encoder[J].Journal of Xi'an University of Technology,2004,20(1):82-86. |
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| Authors: | DONG Huai-yu YU Ning-mei GAO Yong LIU Gao-hui NIU Lan-qi CHEN Jing-jin |
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| Abstract: | The difficulty of RS encoder IP core design is how to improve operation rate of encoding circuit. This paper introduces four bites rapid multiplication based on the multinomial multiplicative theory of Galois to improve the operation rate of multiplication module whereby the problem of slow operation speed is solved. Verilog HDL and software of Verilog7.0,are used to design RS (15,9) encoder.Finally,the design correctness is tested via the simulation results and software and hardware. |
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| Keywords: | RS coder encoder IP Core Verilog HDL |
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