一种抗噪声折叠宽范围低杂散小数分频锁相环

由于电荷泵的电流失配，小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处，恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术，根据工作频率产生合适脉宽的电流以线性化环路，在全频带内避免噪声折叠的同时不恶化参考杂散性能；设计基于TSMC 130 nm CMOS工艺，锁相环覆盖的输出频率范围为0.6～2.7 GHz。仿真结果显示：当输出频率为2.0 GHz时，环路功耗为16 mW,积分抖动为1.98 ps,品质因数为-222 dB;在电荷泵中引入8%的失配后，提出的技术改善带内相位噪声达到7 dB。