Verilog HDL语言中always敏感信号对比分析 |
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作者单位: | ;1.西安邮电大学电子工程学院 |
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摘 要: | 为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路,采用比较和举例论证的方法,总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号,对于敏感信号为时钟边沿信号,仿真结果直观简单;但是对于敏感信号为电平信号,敏感信号必须是所有的输入和判断语句的信号,否则仿真结果不确定。
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关 键 词: | Verilog HDL always语句 敏感信号 时钟边沿信号 时钟电平信号 |
Contrastive analysis of always sensitive signals in Verilog HDL language |
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