| 高速RS(204,188)译码器的FPGA实现 |
| |
| 引用本文： | 许林峰.高速RS(204,188)译码器的FPGA实现[J].电讯技术,2007,47(4):152-155. |
| |
| 作者姓名： | 许林峰 |
| |
| 作者单位： | 电子科技大学,电子工程学院,成都,610054 |
| |
| 摘 要： | 介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.
|
| 关 键 词： | 数字视频广播 RS(204 188)译码器 流水线 BM算法 现场可编程门阵列 硬件描述语言 |
| 文章编号： | 1001-893X（2007）04-0152-04 |
| 收稿时间： | 2006/12/13 0:00:00 |
| 修稿时间： | 2006-12-132007-04-16 |
FPGA Implementation of a High-Speed RS(204,188) Decoder |
| |
| XU Lin-feng.FPGA Implementation of a High-Speed RS(204,188) Decoder[J].Telecommunication Engineering,2007,47(4):152-155. |
| |
| Authors: | XU Lin-feng |
| |
| Institution: | School of Electronic Engineering, University of Electronic Science and Technology of China, Chengdu 610054 ,China |
| |
| Abstract: | A RS(204,188)decoder is implemented with FPGA at 75 MHz clock frequency,which is widely applied in digital video broadcasting(DVB)receivers.The 3-stage pipeline architecture is adopted to increase speed.The decoder is optimized to reduce hardware consumption according to Berlekamp-Massey(BM)arithmetic. |
| |
| Keywords: | DVB RS(204 188)decoder pipeline BM arithmetic FPGA HDL |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
| 点击此处可从《电讯技术》浏览原始摘要信息 |
| 点击此处可从《电讯技术》下载免费的PDF全文 |
|
