基于改进QR算法的矩阵分解器设计

矩阵分解是矩阵求逆中重要的运算之一，被广泛运用在神经网络、数字信号处理、无线通信技术等领域中。针对传统的分解算法运算不利于硬件实现的缺陷，文中在一种列向量优化QR分解算法的基础上，提出了一种一维线性矩阵分解结构，并完成了其ASIC设计。该分解器支持2～32阶矩阵分解运算，在TSMC 28 nm工艺下工作主频为700 MHz。仿真和FPGA测试结果表明，该分解器与MATLAB运算结果的相对误差小于10^-12。在执行12阶级以上规模矩阵分解时，该分解器的运算周期相比传统一维线性结构具有2.3倍的加速比。在执行32阶矩阵分解时，该分解器的运算周期相比于NIVIDA RTX2070具有22.8倍的加速比。