| 高速Viterbi译码器的FPGA实现 |
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| 引用本文： | 张健,刘小林,匡镜明,王华.高速Viterbi译码器的FPGA实现[J].电讯技术,2006,46(3):37-41. |
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| 作者姓名： | 张健 刘小林 匡镜明 王华 |
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| 作者单位： | 北京理工大学,信息科学技术学院,电子工程系,北京,100081;北京理工大学,信息科学技术学院,电子工程系,北京,100081;北京理工大学,信息科学技术学院,电子工程系,北京,100081;北京理工大学,信息科学技术学院,电子工程系,北京,100081 |
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| 摘 要： | 提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度，并且利用大数判决准则和对译码器各个部分的优化设计，减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。
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| 关 键 词： | 卷积码 FPGA Viterbi译码器 |
| 文章编号： | 1001-893X（2006）03-0037-05 |
| 收稿时间： | 2005-07-07 |
| 修稿时间： | 2005-07-072005-10-28 |
FPGA Implementation of a High-Speed Viterbi Decoder |
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| ZHANG Jian,LIU Xiao-lin,KUANG Jing-ming,WANG Hua.FPGA Implementation of a High-Speed Viterbi Decoder[J].Telecommunication Engineering,2006,46(3):37-41. |
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| Authors: | ZHANG Jian LIU Xiao-lin KUANG Jing-ming WANG Hua |
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| Institution: | Department of Electronic Engineering, School of Information Science and Technology, Beijing Institute of Technology, Beijing 100081, China |
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| Abstract: | The FPGA implementation of a high - speed Viterbi decoder is presented. In order to improve the speed of the decoder, an all - parallel structure of the add - compare - select unit and the register exchange algorithm are adopted. The hardware resources are reduced by means of the majority rule and some optimizations . The maximal data output speed of this decoder is up to 90Mbps. Simulation and FPGA implementation show that this design is feasible. |
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| Keywords: | FPGA |
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