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| 基于异步FIFO实现不同时钟域间数据传递的设计 | |
| 引用本文： | 常胜,黄启俊.基于异步FIFO实现不同时钟域间数据传递的设计[J].电子设计应用,2004(8):57-59. |
| 作者姓名： | 常胜 黄启俊 |
| 作者单位： | 武汉大学物理科学与技术学院 |
| 摘 要： | 数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法，并采用Verilog硬件描述语言通过前仿真和逻辑综合完成设计。 |
| 关 键 词： | 异步FIFO 时钟域 Verilog 数据传递 集成电路芯片设计 |
| 修稿时间： | 2004年3月24日 |
Transfering Data by Asynchronous FIFO between Clock Domains |
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| Abstract: | |
| Keywords: | |
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