| 采用FPGA实现的8位高速并行乘法器 |
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| 引用本文： | 孙德坤,梁延德,王祖臣.采用FPGA实现的8位高速并行乘法器[J].微电子学,2002,32(3):209-211. |
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| 作者姓名： | 孙德坤 梁延德 王祖臣 |
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| 作者单位： | 1. 大连理工大学机械工程学院,辽宁,大连,116024
2. 大化集团,辽宁,大连,116024 |
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| 摘 要： | 利用Altera公司的MAX PLUSⅡ软件及FPGA器件中的FEX10K10芯片来实现8位并行乘法器。对设计的器件进行了仿真。结果表明本设计是正确的。要用FPGA设计电路大在缩短了设计周期，降低了开发成本。
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| 关 键 词： | 高速并行乘法器 FPGA 专用集成电路 |
| 文章编号： | 1004-3365(2002)03-0209-03 |
| 修稿时间： | 2001年7月4日 |
Design of an 8-Bit Parallel Multiplier Using FPGA |
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| SUN De kun ,LIANG Yan de ,WANG Zu chen.Design of an 8-Bit Parallel Multiplier Using FPGA[J].Microelectronics,2002,32(3):209-211. |
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| Authors: | SUN De kun LIANG Yan de WANG Zu chen |
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| Institution: | SUN De kun 1,LIANG Yan de 1,WANG Zu chen 2 |
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| Abstract: | The design of an 8 bit parallel multiplier using MAX+PLUS II software and FLEX10K10 in Altera's FPGA is presented in the paper Device simulation is performed, which validates the design |
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| Keywords: | FPGA Multiplier ASIC |
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