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1.
2.
The effect of Re addition on the microstructure and hardening behaviour of the dual two-phase Ni3Al (L12) and Ni3V (D022) intermetallic alloy was investigated by scanning electron microscopy, transmission electron microscopy and Vickers hardness test. The two-phase eutectoid microstructure accompanying the Re-rich precipitates were observed in the channel region of the alloys in which Re substituted for Ni but not in those in which Re substituted for Al and V. The concomitant addition of Nb (or Ta) with Re more stabilized the two-phase eutectoid microstructure and consequently more induced the fine precipitates in the channel region. The annealing at temperatures below the eutectoid temperature was necessary to induce the fine precipitates in the channel region and thereby result in the precipitation hardening. The fine precipitation in the channel region and related hardening was attributed to the alloying feature so that Re is soluble in the A1 (fcc) phase at high temperatures and becomes less soluble in the two intermetallic phases decomposed from the A1 phase at low temperatures. 相似文献
3.
介绍数字正交上变频器AD9857的原理、功能和基本使用方法以及如何通过单片机8051实现对它的编程控制。 相似文献
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5.
介绍了医用红宝石激光器触摸屏控制系统的基本结构,分析了医用红宝石激光器中主要电磁干扰(EMI)的产生机制,提出了具体的电磁兼容(EMC)技术措施并得到实验验证。 相似文献
6.
HIRFL–CSR加速器中束流与真空中剩余气体的碰撞损失 总被引:1,自引:1,他引:0
研究了重离子加速器中束流与真空中剩余气体的碰撞损失过程和碰撞截面,在依据大量实验数据的基础上,提出了一组计算离子一原子的电荷交换截面的经验公式.以兰州重离子加速器HDRFL及冷却储存环CSR为例,给出了依据碰撞截面的公式计算束流在加速器真空中的传输效率的方法,并计算了在不同真空度下HIRFL的ECR源轴向注入束运线、注入器SFC、前束运线、主加速器SSC和后束运线等不同加速阶段及CSR的传输效率,并提出合理的真空度要求.HIRFL的真空分布测量和束流的损失测量证明了该计算方法的可靠性. 相似文献
7.
先说明市内接入网的单位用户和住家用户两大类使用通信和电视、交互型和分配型业务的要求不相同,相应地对光纤传输的应用须作不同的考虑,文中认为;光纤从市内交换局直连办公大楼是合乎现实需要的,而对于居民住家,宜选用光纤连至路边或光纤与同轴结合和适当利用无源光网络等方案,俟将来时机成熟才实行光纤连至每一家,文末有概括总结,说明接入网不同于长途网,接入网的光纤系统可以使用常规单模光纤,工作于波长1.3μm,而光放大器和波分多路系统不是普遍需要,但光电子集成在光端机中是必要的。 相似文献
8.
SOPHO-S系列数字程控交换机是由飞利蒲公司生产的。本文分析了该系列交换机的总体结构,并了它的线路传输技术。 相似文献
9.
目前,世界上最大的计算机网络Internet网,已成为通达150多个国家的国际互联网络。作为引导中国计算机用户进入Internet的中国公用计算机互联网CHINANET也正迅速发展。本文就Internet网的服务方式和入网方式进行了综述。 相似文献
10.
A mixed mode digital/analog special purpose VLSI hardware implementation of an associative memory with neural architecture is presented. The memory concept is based on a matrix architecture with binary storage elements holding the connection weights. To enhance the processing speed analog circuit techniques are applied to implement the algorithm for the association. To keep the memory density as high as possible two design strategies are considered. First, the number of transistors per storage element is kept to a minimum. In this paper a circuit technique that uses a single 6-transistor cell for weight storage and analog signal processing is proposed. Second, the device precision has been chosen to a moderate level to save area as much as possible. Since device mismatch limits the performance of analog circuits, the impact of device precision on the circuit performance is explicitly discussed. It is shown that the device precision limits the number of rows activated in parallel. Since the input vector as well as the output vector are considered to be sparsely coded it is concluded, that even for large matrices the proposed circuit technique is appropriate and ultra large scale integration with a large number of connection weights is feasible. 相似文献