支持像移补偿功能面阵CCD相机驱动电路系统

为了设计一种支持电子式像移补偿功能的高帧频大面阵CCD驱动电路,满足像移补偿功能.论文首先给出了大面阵CCDFTF5066M的基本驱动电路,然后在其基础上通过增加一个像移补偿时序发生器与主时序发生器SAA8103配合工作来实现电子像移补偿,给出了像移补偿发生器内部设计结构,所增加的像移补偿时序发生器只用于产生曝光期间所需的几个垂直转移驱动时序和转发SAA8103 产生的时序信号.选择了FPGA作为像移补偿时序发生器,并且进行了时序仿真.最后对设计的驱动电路进行了室内像移补偿实验验证,取得了很好的补偿效果,该驱动电路系统支持最大帧频可达2.7 F/s,信噪比达到了66 dB.该驱动电路能方便地选择输出通道数量和输出方式,使相机适用于不同的场合.     

面向甚大规模集成电路的时延驱动布局方法

本文针对甚大规模集成电路的时延驱动布局问题提出了一个新的解决途径,其策略是将结群技术应用于二次规划布局过程中.结群的作用是可大幅度地降低布局部件的数量.本文设计了一个高效的结群算法CARGO,其优点是具有全局最优性并且运行速度很快.采用了一个基于路径的时延驱动二次规划布局算法对结群后的电路完成布局过程.由于二次规划布局算法能够在很短时间内寻找到全局最优解,故本文的算法更有希望彻底解决甚大规模电路的布局问题.在一组MCMC标准测试电路上对算法进行了测试,得到了满意的结果.     

基于CCD的太阳EUV射线成像探测系统

文中针对太阳日冕及色球层活动的EUV波段成像观测,采用E2V公司的CCD47-20光敏传感器,基于FPGA设计了一套读出电路系统,准确的还原并保持CCD采样图像。该系统模拟信号传输速率达到1 MHz,图像噪声低于10 e-,可以满足空间应用需求。     

基于.25um工艺的层次式时间驱动的版图设计

集成电路（IC）发展到了系统芯片（SOC）时代。超深亚微米系统芯片具有规模大、复杂度高、系统时钟频率快的特点,传统的设计流程由于设计规模有限和时序难以收敛等原因,已难以适用于系统芯片的设计;常用的展平式（flat)版图设计方法,会导致工具处理能力严重不足。本文提出了一个完整的系统芯片的设计流程以及基于该流程的层次式、时间驱动的版图设计方法。设计过程采用自上而下的（top-down)的约束分配和时间驱动方式以满足时延约束,实现时序收敛;布局规划采用层次式模块分割以适应芯片规模大的要求。针对8VSB芯片采用。25um工艺在商用软件平台上对上述新方法进行了验证。实验结果表明,60万门的8VSB芯片速度可达到108Mhz。