Process variability-induced NoC link failure: A probabilistic model

As technology scales down, the amount of process variations increases causing Networks-on-Chip (NoC) links, designed to be identical, to have current and delay variations. Thus, some links may fail to meet design timing or power constraints. Using current and delay variations with design constraints, we estimate link failure probability across NoC links. Modeling results show that the average NoC link failure probability across a 4×4 mesh reaches 3.3% for voltage mode (VM) links and 3.7% for current mode (CM) links at 32 nm. The average NoC link failure probability also increases as the supply voltage decreases or the operating frequency increases. As NoC mesh size scales from 4×4 to 8×8, the link failure probability doubles to 8% for VM links at 22 nm. Topology evaluation shows that for small NoC size, the grid topology outperforms the tree one with lower amount of variation. On the other hand, for relatively large NoC sizes, the hierarchical tree and ring topologies outperform the grid topology with lower amount of variations across the links.     

片上网络拓朴优化:在离散平面上布局与布线

微系统芯片(System-on-Chip,SoC)发展到今天,集成密度指数增长和芯片面积的急剧膨胀使得全局连线的延时上升,可靠性下降,成为集成电路的设计瓶颈.片上网络(Network-on-Chip,NoC)是解决整个芯片上数据有效传输的结构之一,以片上网络为基础通信架构的微系统芯片称为片上网上系统芯片(System-on-Network-on-Chip,SoNoC).微系统芯片内通信模式兼有随机性和确定性,应该根据特定应用的通信特征设计片上网络.本文在确定SoNoC设计流程的基础上,根据SoNoC的通信特征,选择了合适的离散平面结构,对SoNoC的运算及控制等模块进行布局、对模块间的通信依赖关系进行布线,发展出FRoD(Floor-plan and Routing on Discrete Plane)算法,以自动生成片上网络的拓扑结构.该算法定义了离散平面的一般表示方法,并在四种典型的离散平面上使用不同规模的随机系统完成了系列实验.为了处理系统和网络之间的耦合关系,逐点分裂的布局算法可以逐步学习和适应系统的通信需求,同时优化系统的执行时间和通信能量,在运行随机任务流图的模拟系统上与随机布局结果相比可以节省30%左右的通信能量,20%左右的系统通信时间.串行、并行和串并混合的布线算法使用最短路径把通信关系分布在离散平面的通道上,使不同的通信关系尽量复用网络通道,与全连接网络相比可以节省10%到30%的面积代价.     

基于遗传算法的NoC互连测试研究

针对互连测试难题的分析,提出一种基于遗传算法的NoC互连测试方案。该方案采用NoC重用测试机制的方法,在功耗限制条件下,选取合适的测试端口和最短测试路径,同时根据互连测试中实际存在的问题,对算法进行适当改进,建立基于遗传算法的NoC互连测试模型,旨在获取最优矢量集的同时,测试代价更小。当NoC的规模达到一定程度时,采用划分测试方法,缩短测试路径,降低测试时间,提高测试效率。以SoCIN结构电路为仿真平台,分别对不同规模的NoC进行实验仿真。实验结果表明,遗传算法能快速有效地收敛到最优解,在测试运行代数及测试生成时间上取得了良好的测试效果。     

一种支持QoS片上网络路由器的设计与实现

设计了一种8端口的NoC路由器.采用简化的VOQ结构,使用双交叉开关,可连接4个IP核,开关调度具有动态、确定和公平的特点,能够提供QoS保证,并有效降低了报文排头阻塞和片上网络面积.Synopsys Design Compiler的综合结果表明,基于0.13μm工艺实现后,面积为0.62mm2,工作频率可达500MHz.     

用于NoC映射的EDA工具设计

片上网络（NoC）作为解决片上系统（SoC）复杂通信问题的新的范例,受到了工业界和学术界的广泛重视。为了保证实时任务在片上网络上的高效运行,从任务到网络拓扑的映射问题成为NoC研究中的关键问题之一。为了得到各种条件下的不同映射结果和性能曲线,本文设计了一种通用的NoC映射EDA工具。该工具基于Matlab的GUI设计方法,具有界面友好、可重配置性、运行速度快、自动导出并存储仿真结果等特点。     

Timing analysis of network on chip architectures for MP-SoC platforms

Recently, the use of multiprocessor system-on-chip (MP-SoC) platforms has emerged as an important integrated circuit design trend for high-performance computing applications. As the number of reusable intellectual property (IP) blocks on such platforms continues to increase, many have argued that monolithic bus-based interconnect architectures will not be able to support the clock cycle requirements of these leading-edge SoCs. While hierarchical system integration using multiple smaller buses connected through repeaters or bridges offer possible solutions, such approaches tend to be ad hoc in nature, and therefore, lack generality and scalability. Instead, many different forms of network on chip (NoC) architectures have been proposed in the past few years to specifically address this problem. We believe that the NoC approach will ultimately be the preferred communication fabric for next generation designs. To support this conjecture, this paper demonstrates, through detailed circuit design and timing analysis that different proposed NoC architectures to date are guaranteed to achieve the minimum possible clock cycle times in a given CMOS technology, usually specified in normalized units as 10-15 FO4 delays. This is contrasted with the bus-based approach, which may require several design iterations to deliver the same performance when the number of IP blocks connected to the bus exceeds certain limits.     

优化NoC性能的存储和通信压缩

文中针对NoC体系结构,提出了两种数据压缩技术,被称为高速缓存压缩和网络接口控制(NIC)内的压缩.性能实测结果指示压缩能够使NoC设计在较低的网络延迟、较低的功耗和改进应用性能等方面获得优势.     

一种片上网络路由测试方法研究

对片上网络路由器的结构进行了分析,建立了相应的故障模型.针对此故障模型结合内建自测试,提出了一种基于量子遗传算法的测试矢量传递路径寻优方法.该算法具有收敛速度快,精度高等优点.最后通过对测试故障覆盖率和测试时间进行分析表明这种测试方法具有较高的故障覆盖率、较少的测试时间.     

基于统计时分复用技术的三维片上网络

在片上网络(Network on Chip, NoC)系统中,本地子系统通常基于总线结构,而全局通信则由基于包交换的网络构成。然而,由于总线和网络之间通讯机制的差异,当本地子系统内各核访问全局资源的时候,系统整体性能将下降。在3D NoC中,由于全局网络规模的扩大,该问题将越发显著。对此,该文提出一种基于统计时分复用(Statistical Time Division Multiplex, STDM)技术的3D NoC架构。该架构首先在本地子系统引入STMD控制单元,然后在网络接口设计中增加了计数及等待机制,并对路由节点针对STDM技术进行了优化设计,以增强对STDM的支持,减小总线、网络间的差异。同时,该文还充分利用STDM帧的特点,设计了一种新的数据包格式,以进一步降低全局通信的网络负荷。为证明新方案的高效,该文采用SystemC语言进行系统级建模,仿真结果表明：该方案在降低网络负荷、减小通信延时方面有着显著效果。最佳情况下,两者可以分别降低为传统方案的45%和20.5%。而实际应用中,尤其对于通信密集型应用而言,该方法的改善效果也同样明显。     

3D NoC测试规划研究与实现

针对3D NoC资源内核的测试,采用NoC重用测试访问机制和XYZ路由方式,建立功耗模型,并通过云进化算法将IP核的测试数据划分到各TAM上进行并行测试,从而降低了测试时间。实验以ITC 02标准电路作为测试对象,其结果表明,文中方法可以有效地减少测试时间,提高了测试效率。