一种适用于多种公钥密码算法的模运算处理器

文章设计了一种能够实现多种公钥密码算法（如RSA、ECC、DSA等）的协处理器。通过分析几种常用的公钥密码算法，归纳了一组最常用的基本模运算指令。基于基本指令，设计优化了处理器硬件结构。用微代码循环调用执行这些基本指令，实现其他各种模运算指令。基于这些模运算指令，处理器可实现多种公钥密码算法的运算。该处理器支持从106位到2048位多种长度的模运算。采用流水线结构设计，处理速度较快。处理器占用芯片面积小，核心电路等效门数约为26000门，适用于智能卡等对芯片面积有严格限制的应用。     

Versatile multiplier architectures in fields using the Montgomery multiplication algorithm

Many sequential multipliers for polynomial basis GF(2^k) fields have been proposed using the LSbit and MSbit multiplication algorithm. However, all those designs are defined over fixed size GF(2^k) fields and sometimes over fixed special form irreducible polynomials (AOL, trinomials, pentanomials). When such architectures are redesigned for arbitrary GF(2^k) fields and generic irreducible polynomials, therefore made versatile, they result in high space complexity (gate–latch number), low frequency (high critical path) and high latency designs. In this paper a Montgomery multiplication element (MME) architecture specially designed for arbitrary GF(2^k) fields defined over general irreducible polynomials, is proposed, based on an optimized version of the Montgomery multiplication (MM) algorithm for GF(2^k) fields. To evaluate the proposed MME and prove the efficiency of the MM algorithm in versatile designing, three distinct versatile Montgomery multiplier architectures are presented using this proposed MME. They achieve small gate–latch number and high clock frequency compared to other sequential versatile designs.     

Fast,compact and symmetric modular exponentiation architecture by common-multiplicand Montgomery modular multiplications

In this paper, the primitive common-multiplicand Montgomery modular multiplication is developed for modular exponentiation. Together with Montgomery powering ladder, a fast, compact and symmetric modular exponentiation architecture is proposed for hardware implementation. The architecture consists of one group of processing elements along the central line and two symmetric groups of accumulation units on two sides. The central elements perform modular reductions, while the symmetric units on both sides accumulate the modular multiplication results. A feedforwarding architecture is employed to decrease the latency between processing elements, in parallel with the word-based accumulation units, which are also pipelined. Meanwhile, due to the symmetric architecture and Montgomery powering ladder, the modular exponentiation is immune from fault and simple power attacks. Implemented in FPGA platform, the performance of our proposed design outperforms most results so far in the literature.     

可信密码模块中SM2引擎的系统设计

可信密码模块（TCM）是可信计算密码支撑平台的关键基础部件。给出了一种TCM中SM2引擎的设计架构,完成了模运算和椭圆曲线点乘运算的IP设计与高效实现,定义了固件应用接口,并以ELGamal体制为例完成了固件程序开发。基于两种器件工艺完成了IP设计的优化综合,结果表明与同类设计相比,在牺牲不多硬件资源的前提下,该设计运算性能有较大的提高,可集成于TCM中发挥SM2引擎的功效。     

一种基于CSA加法器的Montgomery模幂乘硬件实现算法

提出了一种改进的Montgomery模乘和模幂算法,该算法采用5-to-2 CSA加法器来实现Montgomery模乘算法中的超长大数加法。目前使用CSA加法器的其他模乘算法在模乘结果输出时均需要用CPA加法器来处理CSA加法器的输出结果,而本文提出的算法使得模乘运算的输入输出操作数均可采用保留进位形式,避免了进行超长操作数的CPA加法这一耗时的操作,因此显著减少了模乘运算所需时钟周期,提高了数据处理的时间效率,并加快了RSA模幂运算的速度。     

一种大数模幂的硬件实现设计

提出了一种实现大数模幂的硬件设计方法。其中的大数模乘部分基于基2的Montgomery改进算法，采用模乘心动阵列结构，提出了一种双边沿触发串行计算的新结构，节约了面积，同时可以达到较高的时钟频率。模幂部分基于M-ary算法，减少了所需模乘运算的次数。并比较了这种实现方法与常见的L-R二进制幂算法的实现方式速度上的改进。     

一种针对特征2域椭圆曲线密码芯片的差分功耗分析

文章对一款基于特征2域实现的椭圆曲线密码ASIC芯片进行了差分功耗分析。其中分析的目标为实现椭圆曲线层多倍点运算的Montgomery Ladder算法。通过详细的差分功耗分析发现，Montgomery Ladder算法并不能抗MESD差分功耗分析，从而从实践的角度证明Montgomery Ladder算法并不安全，椭圆曲线密码芯片的实际应用还需要其它抗功耗分析手段来保证其安全。     

一种可配置的椭圆曲线密码加速器

提出了一种可配置的椭圆曲线密码（ECC）加速器,它支持8个特征为2的有限域GF（2m）中的ECC标量乘运算,曲线参数和不可约多项式可以任意选择.加速器采用标准的运算单元,设计了能消除数据相关性的内部指令生成器,采用了独特的流水线设计,具有良好的灵活性和可扩展性.基于该体系架构,分析了m分别为113,131,163,193,233,283,409,571时实现标量乘运算所需要的时间.取m=163时,与其它类似设计的比较结果表明,该加速器性能优越,具有良好的应用前景.     

高速双有限域加密协处理器设计

文章提出了一种能够同时在有限域GF(P)和GF(2^m)中高速实现椭圆曲线密码算法(ECC)的协处理器。该协处理器能够高速完成椭圆曲线密码算法中各种基本的运算。通过调用这些基本的模运算指令，可以实现各种ECC上的加密算法。该协处理器支持512位以下任意长度的模运算。协处理器工作速度很快，整个协处理器综合采用了多种加速结构和算法并采用了流水线结构设计。根据物理综合的结果，协处理器可以工作在300MHz的频率，运算时间比此前的一些同类芯片快4到10倍左右。