辐射加固SOI的SRAM基FPGA中IO模块阵列的设计与实现

本文中我们提出了一个用于辐射加固的SRAM基FPGA VS100的输入输出模块阵列,该FPGA用0.5微米部分耗尽SOI工艺设计,在中电集团58所流片。与FPGA的特性一致,每一个IO单元都由布线资源和两个IOC组成,IOC包括信号通路电路,可编程输入/输出驱动器和ESD保护网络组成。IO模块能用于不同的工作模式时,边界扫描电路既可以插入在输入输出数据路径电路和驱动器之间,也可以作为透明电路。可编程IO驱动器使IO模块能够用于TTL和CMOS电平标准。布线资源使得IO模块和内部逻辑之间的连接更加灵活和方便。辐射加固设计,包括A型体接触晶体管,H型体接触晶体管和特殊的D触发器的设计提高了抗辐射性能。ESD保护网络为端口上的高脉冲提供了放电路径,防止大电流损坏内部逻辑。这些设计方法可以适用于不同大小和结构的FPGA设计。IO单元阵列的功能和性能经过了功能测试和辐射测试的考验,辐照实验结果表明,抗总剂量水平超过100Krad(Si), 抗瞬态剂量率水平超过1.510¹¹rad(Si)/s,抗中子注入量水平达到110¹⁴ n/cm²。     

FPGA芯片最少配置的图论方法研究

国内外对于FPGA芯片最少配置的研究基本上是采取一种自底向上的方法。由于图论在电路分析中有着广泛的应用,因此,本文将图论的思想应用在FPGA最少配置的研究中,即将其内部的门单元看作图论中的点,将它们之间的连线看作图论中的线,采用了一种自顶向下的方法研究了CLB和IOB所需的最少配置次数。经过图论建模和图论的遍历分析,对于XC4000系列FPGA,得到CLB的最少配置次数为5次,IOB的最少配置次数为3次的结论。     

Graph theory for FPGA minimum configurations

A traditional bottom-up modeling method for minimum configuration numbers is adopted for the study of FPGA minimum configurations.This method is limited if a large number of LUTs and multiplexers are presented. Since graph theory has been extensively applied to circuit analysis and test,this paper focuses on the modeling FPGA configurations.In our study,an internal logic block and interconnections of an FPGA are considered as a vertex and an edge connecting two vertices in the graph,respectively.A top-down modeling method is proposed in the paper to achieve minimum configuration numbers for CLB and IOB.Based on the proposed modeling approach and exhaustive analysis,the minimum configuration numbers for CLB and IOB are five and three,respectively.