基于FPGA的CAVLC编解码器设计与实现

H．264标准在基本档次和扩展档次中采用CAVLC熵编码，完成对变换系数残差块的编码。提出一种基于FPGA的H．264标准的CAVLC编解码器，程序代码用verilog硬件描述语言编写，并在QuartusⅡ中进行了仿真验证，可以实现对每个残差块数据的编解码并将其按照宏块光栅扫描的顺序输出到存储器，因此适合于嵌入在最终的码流中。仿真结果表明此CAVLC编解码器达到H．264标准中基本档次和扩展档次level3．0的性能要求。     

H．264解码器中CAVLC码表查找算法的分析与优化

针对H.264解码器的参考模型JM对CAVLC算法的查表部分进行分析,并提出了改进的算法.其中提出了三种改进的算法,分别为分组子表法、二叉树法和二又树子表混合法.通过上述三种方法的优化,使查表过程中可以避免对这个码表进行查找,节省了查表时间,提高了查表速度.     

H.264中CAVLC解码器的设计与优化

为了提高CAVLC解码器的解码速率,提出了一种优化的CAVLC解码器结构,主要包括level解码模块和RunBefore解码模块。level解码模块采用伪并行的结构解码幅值,实现了半个周期解码一个幅值;采用RunBefore与level快速合并的方法,在RunBefore解码完成的同时形成残差系数。建立了该优化结构的RTL模型,并验证了其功能的正确性。利用Xilinx公司的ISE13.3对该设计进行综合,结果显示该设计可以支持1 080 p高清视频的实时解码。     

基于H．264解码器的软件优化

为提高应用于移动终端的视频解码器的解码速度,根据DSP—BF533的特点,给出一个新型的优化方案,把解码执行程序分成数据解码和准备、高级解码、DMA3个软件模块．按照一定的规则并行执行以上3个模块,显著提高图像解码速度。     

H.264解码器的系统设计及CAVLC的硬件实现

设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.     

基于BSP-16的H.264熵编码器的实现

为提高在DSP上实现的H．264编码器效率，利用Equator BSP-16处理器特有的协处理器（VLx），提出了一种并行处理熵编码（CAVLC）的方法，最终实现了CIF格式视频的实时编码。实验数据表明，该方法提高了编码器的效率，达到了较好的效果。     

基于H.264解码中CAVLC的优化

文章介绍了视频编解码标准H．264解码器的解码流程，并分析了解码器中的熵编码原理与过程．针对解码过程中所查码表的特点，提出了把码表适当分块来缩小其查表范围的优化方法。从而提高解码器在熵编码过程中的解码速度，以满足实时性的要求。     

H.264/AVC自适应算术解码器结构设计

限制基于上下文的二进制算术解码(CABAD)速度的几个主要环节入手,提出了优化的上下文存储模式,改进的重归一化单元,并使用流水线提高解码速度.在Synopsys公司的CoCentric System Studio平台进行了二进制算术解码器体系结构设计,仿真结果表明,本结构能够满足主要档次(main profile)CIF 30fps的实时解码的要求.     

H.264/AVC中CAVLC编码器的硬件实现

设计了一种适用于H.264/AVC标准的CAVLC硬件编码器,在电路实现中将编码流程并行处理,安排了紧凑的控制时序,同时针对算法原理设计了提取数据特征的专用电路单元,减少了后续模块运算的复杂性,从而完成了数据的高效编码。仿真结果表明,在工作频率181 MHz的情况下,设计的数据吞吐率为41.97 Msample/s。在SMIC 0.18μm工艺下综合结果显示,最大频率为181 MHz时,电路规模为2 660门。