时序逻辑电路ASIC化PLA模型设计法（一）

专用可编程集成电路（ASICApplicationSpecificIntegratedCircuit）是速度快、集成度高、用户可编程的逻辑器件。近几年，在数字系统和计算机外围接口电路设计中ASIC得到了广泛的应用。本文给出的用PLA模型设计时序逻辑电路的方法不同于传统的时序电路设计方法，更适用于ASIC实现时序逻辑电路。文中给出了经过仿真和验证、功能正确的设计实例电路。     

珠心算排积法论

负加10差值法也适用于正加10差值法。它的方式是后减前。 例1 2×46,738 由正加10差值法看出,它与直差法的归宿是一致的。例1用直差法解是:     

具有超前和滞后的泛函微分方程的周期解

考虑具有超前和滞后的泛函微分方程的ω-周期解的存在性问题,其中L_i,R_j,φ_k,ψ_k:R→R(i=1,…,m_1,j=1,…1,…,m_2,k=1,…,m_3)是连续的ω周期函数,D_i:R~2→R~(n×n)连续,关于t以ω为周期;f:R×R~n×…×R~n→R~n连续,关于t以ω为周期;m_1,m_2,m_3为正整数,ω为正常数。 近些年来,人们利用Liapunov第二方法研究常微分方程和具有有限滞后或无限滞     

一种高速浮点加法器的设计实现

浮点加法器是协处理器的核心运算部件，是实现浮点指令各种运算的基础，其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法，并且提出动态与静态结合设计进位链的方案以及前导O预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗，提高了速度，改善了性能。目前已经嵌入协处理器的设计中，并且流片测试成功。     

小朋友学习珠心算

第二节 进位加法 一、20以内的进位加法 两个一位数相加,和等于10或大于10的加法。我们称进位加法。如图所示:     

基于单电子晶体管的数字滤波器硬件实现

基于互补型单电子晶体管（SET）逻辑门，提出了SET加法器、移位寄存器和ROM的单元电路。在讨论数字滤波器硬件实现原理基础上，由这三个单元电路实现了一个二阶IIR滤波器。SET的SPICE宏模型验证了设计的正确性。     

超前进位加法器的一种优化设计

描述了超前进位加法器的一种优化设计.在结构上采用按4位分组进行超前进位的方法达到并行、高速的目的.为了在高速运算的同时降低功耗,对求和式子进行了逻辑变换;在晶体管级进行优化的单元电路设计,可减小延时、降低整个电路的面积和功耗.     

一种基于根轨迹串联超前校正的计算方法

提出了一种把解析几何与根轨迹法结合起来实现串联超前校正计算方法,无需精确绘图和繁琐的试凑运算,也能得到精确而又令人满意的校正效果,为线性控制系统的设计提供了一种简便而有效的途径,也为线性系统设计的计算机仿真奠定了又一基础.     

低功耗CMOS同或门的设计

讨论了现有异或门／同或（XOR／XNOR）门的设计,指出了基于不同逻辑类型设计的门电路的优缺点．考虑到基于CMOS设计的XNOR门相对于其他逻辑门在各方面的优点,重点分析了CMOSXNOR门结构对门电路性能的影响．提出了一个新颖的CMOS同或门电路．经PSPICE仿真模拟表明,新设计在没有增加管子数的前提下,改善了门电路的性能．将新设计应用到全加器的设计中,其功耗和功耗延迟积的改进分别达到了9．9％和11．6％．     

超前进位加法器混合模块延迟公式及优化序列

为扩展操作位数提出了一种更具普遍性的长加法器结构——混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上，由进位关键路径推导出混合模块级联CLA的模块延迟时间公式，阐明了公式中各项的意义。作为特例，自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。