基于NAND FLASH高速海量存储系统设计

文中以宽带雷达信号记录为背景,介绍了一种基于NAND FLASH的高速海量存储系统的组成机制和设计方案。系统采用NAND FLASH作为存储介质,FPGA作为主控芯片,通过跨LUN流水操作和ECC校验,实现对高速实时数据的可靠存储。并提出一种有效的坏块管理机制,较为高效地完成坏块管理,同时节省了系统资源。实验结果表明,系统可以以600MB/s的写入速率,300MB/s的读取速率稳定工作。为宽带雷达信号的实时记录研制提供了有力的技术支撑。     

利用单片机和CPLD实现直接数字频率合成(DDS)

与传统的频率合成方法相比，DDS合成信号具有频率切换时间短，频率分辨率高，相位变化连续等诸多优点，使用单片机灵活的控制能力以及良好的人机对话功能与CPLD器件的高性能，高集成度相结合，可以克服传统DDS设计中的很多不足，从而设计开发出性能优良的DDS系统。     

一种流水型40 MSPS高速采样保持器

通过理论分析和实验仿真,提出了一种流水型高速采样保持器电路(S/H)。采用4个采样率为10 MSPS的S/H,构成一个流水型电路结构的S/H,采样率达到40 MSPS。文章提出的电路结构,在一定程度上解决了采样速率与精度的矛盾关系,可以在组合S/H精度等同于单个S/H精度的前提下,将组合S/H采样速率提高到单个S/H的数倍。     

三星等韩国半导体工厂被检出致癌物

韩国职业安全与健康研究院近日公布了一项最新调查结果：包括三星在内的3家公司的半导体工厂内被检测出致癌物质。研究人员从2009年开始，历时3年，在三星公司、海力士半导体公司以及仙童半导体公司的5条流水生产线和4条装配线上调查得出上述结果。     

基于FPGA的全流水浮点乘累加器的设计及实现

为提升浮点乘累加的流水性能,本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。通过无阻赛流水累加和串形全加等技术,实现了任意长度单精度浮点复向量的乘累加计算,且相邻两个向量之间无流水间隙。该累加器在Xilinx的XC7VX690T FPGA上实现,乘法器和逻辑资源消耗不到1%,最高运行频率可达279MHz。     

一种多维网格编码译码器的高效FPGA设计

为在实时通信系统中有效利用多维网格编码调制(MDTCM)的短码特性,设计了一种适合FPGA实现的高效多维网格编码译码器。在该设计中,提出了一种易于硬件实现的改进归一化译码算法,采用四级流水线和乒乓环结构,并充分利用译码算法中的固有特性,有效降低了资源消耗和译码延迟。测试表明,该设计简单可靠,性能稳定,易于移植扩展,非常适合实时通信场合的应用,目前该译码器已成功应用于某实时通信系统中。     

高性能路由器中CAM控制器的设计

CAM以强大的查表性能,被广泛应用到高性能路由器中.按照定制的CAM存储体规范,提出了一个详细的CAM控制器的设计方案.该方案可以对8级CAM存储体进行控制,每个存储体可以配置独立的ID值,支持只对具有某一ID值的CAM块进行独立的搜索操作.搜索操作能够给出最高优先级匹配的命中结果.采用8级流水结构对8个存储体进行控制.搜索指令与搜索指令背靠背执行时,只需要间隔一个空周期,实现了快速的搜索操作.     

基于多级队列调度模型的研究

首先根据传统的Qo S应用瓶颈引出多级调度的必要性,然后根据DSL论坛定义的层次化Qo S基本模型提出一个五级调度的调度树模型。该模型可灵活配置调度节点和调度单元,从而实现六级队列灵活调度以及五级的流水调度,确保了调度的效率和速度。最后,在以太网接口上应用该多级调度的模型实现多用户多业务的服务质量,为网络流量管理提供了一种合理的机制。     

三值光学计算机中SJ-MSD加法器的设计与实现

本文介绍三值光学计算机的一种新型并行加法器—SJ-MSD加法器的设计与实现.介绍判断一组三值逻辑变换能够实现并行无连续进位二进制MSD数加法的充分条件(沈氏充分性定理).给出了构成SJ-MSD加法器的五个三值逻辑变换:S1、S2、J1、J2和J3(简称SJ变换),及其操作规则(简称SJ规则),并依据沈氏充分性定理推证了...     

一种循环流水阵列架构

描述了一种基于循环流水计算的阵列架构（PLAA）,该阵列架构能够工作在基于AHB协议的总线接口上,通过与ARM处理器指令通信,达到辅助主处理器进行大规模密集计算的目的。描述了这一处理器的结构,并着重介绍了二维DCT算法在PLAA中的映射与实现。仿真结果显示,PIAA能达到7倍以上于通用处理器的性能,并在实现复杂度、运行效率与通用性中达到一个权衡。