单片机应用系统综合实验装置的设计

单片机原理与应用作为电子技术类学科中的必修课程具有很强实践性,要求学生掌握实际应用能力,为此研制了基于单片机系统通信为基础的实验板,依据单片机应用系统特点,可完成SPI、I^2C、UART串行通信以及并行总线方式通信。实验板有利于学生更好地了解和掌握单片机应用系统设计的方法,有利于学生进行自主设计和内容拓展。做到培养学生的学习能力、提高学生的学习兴趣、发挥学生的创造性。     

基于三相幅度测量的相控阵天线快速校准方法

提出了一种基于三相幅度测量的相控阵天线快速校准方法。该方法将天线阵列进行分组,利用每种分组在三种配相下的阵面合成场幅度测量值,可解算出各个天线单元的初始幅相值。该方法仅需幅度测量,避免了相位测量误差影响单元幅相值的计算精度,而且所需幅度测量次数仅为(2N+1)次,可显著提高校准时效性。另外,利用分组思想,同时改变多个单元相位,使总辐射场的幅度变化显著,提升校准准确性。仿真结果表明:校准后相位均方根误差为2.2°,幅度均方根误差为0.2 dB。     

并行组合扩频系统中混沌序列优选的研究

在结合并行组合扩频通信基础上，研究系统中的Logistic—Map混沌扩频序列优选准则。仿真结果表明，Logistic—Map混沌扩频序列可以提供数量众多的适于并行组合扩频通信系统的扩频序列族。     

一维长序DFT的协处理阵列结构设计与实现

文章针对一维长序DFT计算问题，分析其计算结构以及算法的并行性，提出一种阵列协处理结构．并分析这种协处理机结构上DFT计算的组织及具体实施算法步骤和方法，并对这种协处理阵列结构上运行的DFT进行复杂性分析。这对计算DFT专用集成协处理结构芯片开发，提高专用嵌套系统性能非常实用。     

FPGA集成高速I／O，SERDES，结构化的ASIC模块

LatriceSC系列FPGA集成了支持3．4Gb／s数据率的高信道数的SERDES模块、提供2Gb／s速度的PURESPEED并行I／O．PLL和DLL时钟、以500MHz频率工作的FPGA逻辑、密集的RAM块以及针对成本优化的嵌入式结构化ASIC模块的掩膜式阵列。     

并行哈夫曼编码器的硬件设计与实现

文章设计了一种并行编码的哈夫曼硬件编码器，它采用了流水线和并行编码方法，使得在一个时钟周期内可以编码一个字节的数据，在编码时显著降低了工作频率。文章给出了关键部分的实现方案并分析了实验结果。     

加速射频电磁场辐射抗扰度实验校准的方法

本文提出了一种辐射电磁场抗扰度测试校准标准实验场的方法-"计算逼近法".这种方法根据天线理论,推导出信号发生器输出电平与观测点场强之间的关系,并做了实际测量,以此为基础,提出"计算逼近法"校准测试场,开发了辐射电磁场抗扰度自动测试软件.用此方法,可以大大提高校准速度,缩短校准时间,提高测试效率.     

基于FPGA的快速并行平方器

介绍了一种二进制补码快速并行平方器的设计方法，并给出了一个6位二进制补码平方器的例子及在MAX＋PLUSⅡ10．0环境下的仿真结果。     

一种新的TDRSS扩频调制方式的研究

本文讨论跟踪及数字中继卫星系统（TDRSS）一种新通信体制，即并行MSK扩频系统，发射端采用长短码正交扩频的平衡调制，接收端采用一种简单解扩方式简化了并行MSK信号的解调，同时用短码全“1”引导长码同步的方法大大减小了长码的捕获时间，实验结果证明了良好的伪码同步性能。