恒虚警处理在连发火炮多目标检测中的应用

针对连发火炮的复杂多目标环境,传统的单元平均恒虚警处理方法不能满足信号检测的要求。为了充分利用目标的运动信息,通过距离-多普勒二维恒虚警方法估计背景噪声,采用修正的单元平均恒虚警处理剔除目标之间的相互干扰,并结合双门限检测对连发火炮多目标回波进一步处理,引入动态阈值增强检测的鲁棒性。工程实践表明,该方法提高了回波信号的信噪比和信杂比,有效地实现了连发火炮多目标的检测,为下一步目标参数提取提供基础。     

一体化标识网络映射缓存DoS攻击防范方法研究

为了抵御一体化标识网络中接入路由器可能遭受的映射缓存DoS攻击,本文提出了一种基于双门限机制的映射缓存DoS攻击防范方法.该方法设计了一种基于迭代思想的谜题机制降低映射缓存中映射信息条目的增加速率,并采用了映射信息可信度算法识别和过滤映射缓存中恶意的映射信息条目.仿真实验与性能分析表明,该方法能够有效地抵御映射缓存DoS攻击,防止映射缓存溢出.     

恒虚警检测器中的双门限方法

叙述了双门限恒虚警检测器的原理，着重分析了两个门限的相互关系，给出了实用例子。     

炸点目标雷达回波建模及双门限检测算法研究

在低分辨战场侦察雷达的研究领域，炸点是一类非常重要的目标，对炸点目标的研究对于提高雷达作战效能具有十分重要的意义。本文通过建立炸点爆炸模型，在点目标回波建模的基础上，提出了一种雷达炸点目标回波模型。与实测炸点数据对比发现，提出模型可以较好地模拟炸点回波信号；在深入分析炸点目标回波特征的基础上，提出了炸点目标双门限检测算法，通过实测数据验证，该算法对炸点目标具有较好的检测能力。     

一种非理想感知条件下的双门限机会频谱接入策略

为了有效提高认知网络中次用户的吞吐率性能,提出了一种应用于非理想感知条件下的双门限机会频谱接入策略。该策略能在次用户对信道占用情况感知非理想的条件下,综合考虑次用户的信道质量和非准确的信道占用信息,使次用户在信道感知为空闲和占用时分别以不同的信道质量门限选择接入信道,从而最大程度地利用信道质量较好的传输机会,提高次用户的吞吐率性能。结合本策略,建立了以次用户的有效吞吐率最大化为目标、以对主用户的干扰程度为约束条件的优化问题,并在次用户对信道感知存在误差的条件下给出了最优门限的设计方法。仿真结果表明,所提出的双门限机会频谱接入策略能够在非理想感知条件下显著提高次用户的有效吞吐率。     

基于分形盒维数的双门限合作频谱感知方法

在信号分形盒维数特征的基础上,提出利用噪声与授权信号分形盒维数的差异对授权用户是否存在进行检测.为了使合作感知性能趋于更优,多用户采用双门限策略进行分步合作.该方法运算复杂度低,对噪声不敏感.仿真结果表明,双门限合作相比单门限分形盒维数检测和能量检测,系统检测率更高,所需频谱感知时长较短,同时减轻了融合控制中心以及传输...     

基于极化分解的抗角反射器干扰研究

角反射器干扰是舰船应对反舰导弹的一种重要无源干扰形式,为了提高反舰导弹的作战效能,利用目标宽带条件下极化分解比重邻频差异的统计特性,将Krogager极化分解算法用于舰船和角反射器阵列的鉴别。该算法采用双门限的设定,不仅可以判别待识别模式极化分解在频率上的稳定性,而且可以进一步判别在姿态上的稳定性。结果表明角反射器阵列的极化分解比重不仅随频率变化具有稳定性,并且随角反射器个数的变化也具有稳定性,而舰船的极化分解比重随频率的变化具有敏感性,达到较好的鉴别效果。     

A low specific on-resistance SOI MOSFET with dual gates and a recessed drain

A low specific on-resistance(Ron,sp) integrable silicon-on-insulator(SOI) metal-oxide semiconductor field-effect transistor(MOSFET) is proposed and investigated by simulation.The MOSFET features a recessed drain as well as dual gates,which consist of a planar gate and a trench gate extended to the buried oxide layer(BOX)(DGRD MOSFET).First,the dual gates form dual conduction channels,and the extended trench gate also acts as a field plate to improve the electric field distribution.Second,the combination of the trench gate and the recessed drain widens the vertical conduction area and shortens the current path.Third,the P-type top layer not only enhances the drift doping concentration but also modulates the surface electric field distributions.All of these sharply reduce Ron,sp and maintain a high breakdown voltage(BV).The BV of 233 V and Ron,sp of 4.151 mΩ·cm2(VGS = 15 V) are obtained for the DGRD MOSFET with 15-μm half-cell pitch.Compared with the trench gate SOI MOSFET and the conventional MOSFET,Ron,sp of the DGRD MOSFET decreases by 36% and 33% with the same BV,respectively.The trench gate extended to the BOX synchronously acts as a dielectric isolation trench,simplifying the fabrication processes.