基于低功耗双边沿D触发器的任意进制异步计数器设计

从D触发器激励表入手，分别给出了采用单边沿D触发器和双边沿D触发器的2^n进制异步加法计数器、减法计数器的设计方法．在此基础上，采用逻辑函数修改技术，通过实例讨论了基于单边沿D触发器和双边沿D触发器的异步任意进制计数器的设计．该设计方法方便，快速，具有一定的实用意义．     

Preliminary Design of BES-Ⅲ Trigger System

This article desribes the preliminary design of the trigger system for the updating beijing Spectrometer at Beijing Electron Pstiron Collider,including,backgrounds study ,event estimation,new techniques like pileline to be used in the trigger,and the principle and consideration in the trigger design.     

定量脉冲产生电路

采用CMOS数字集成电路设计了特殊的脉冲电路，该电路能够根据设定输出指定数目的脉冲。     

Improvement of Main Magnetic Field Power Supply of SFC

The main magnetic field power supply is used for establishing main magnetic field of SFC, therefore excellent current stability and low ripple are required. Its DC output current range is 0～1300 A and max output voltage is 230 V. The power supply has been put into operation since Sep. in 2000, and was replaced in 033 room from 166 room of No.2 Building. We have improved the performance of power supply in this period.     

基于多阈值技术的低功耗D触发器设计

目前CMOS电路中,漏电流功耗已经成为不可忽视的部分.降低电路漏电流功耗的一种有效方法是采用多阈值电路技术.根据多阈值电路设计原理,电路的关键路径采用低阈值晶体管,以保证电路的性能;非关键路径采用高阈值晶体管,以降低电路的漏电流功耗.对于触发器来说,其对时钟的响应部分是一个关键路径,而对信号的响应部分是非关键路径.本文据此设计了一种新型低功耗D触发器--多阈值与非门保持型D触发器.该电路结构简单,降低了电路漏电流功耗,并且当输入保持不变时,时钟信号不作用于内部结点,使内部结点电压保持不变,这进一步降低了电路的功耗.模拟结果表明所设计的D触发器跟传统的D触发器相比,可节省近25%的功耗.     

四值单稳态触发器设计

在二值单稳态触发器设计的基础上，提出了四值单稳态触发器的设计方案．经过PSPICE模拟，所设计的电路具有正确的逻辑功能，并能由此方法推广到基值更高的单稳态触发器的设计．与二值单稳态触发器相比，四值单稳态触发器具有更强的功能．     

氢闸流管放电猝熄实验现象

 氢闸流管脉内放电猝熄给高功率氢闸流管的放电脉冲宽度和峰值电流或峰值功率能力设置了一定限制,造成工作不稳定。还观察到另一种不同的脉间猝熄现象。随着运行时间增加,由于氢吸除损失,点火延迟及跳动均逐渐增加,板耗明显上升。在正失配下,脉冲形成网络上的剩余正电压将增加,且往往不稳定。当氢压减小超过一定限度,脉冲漏失现象出现,这种脉间猝熄很不稳定。     

比较逻辑与异步触发时序电路的分析和综合

本文从触发器的完整状态方程出发,研究了异步触发时序电路的分析与综合的新方法,提出了触发器的α跃变、β跃变行为可用比较运算中的小于、大于运算表示,而各触发器的α跃变、β跃变之间的覆盖关系则可用大于等于运算进行检验。在此基础上提出了适用于使用计算机的异步触发时序电路的分析和综合程序。     

基于集成门电路的三值无稳态触发器研究

通过对二值无稳态触发器设计原理的重新归纳,本文从三值单稳态触发器的设计出发,提出了基于集成门电路的三值无稳态触发器的设计方案, 并用PSPICE程序进行计算机验证. 结果表明所设计的三值无稳态触发器具有正确的逻辑功能. 本文还进一步提出了三值等宽的三值无稳态触发器的设计方案.     

基于MOS-NDR负阻器件的D触发器设计

负阻器件由于在电流 电压特性曲线中表现出独特的负微分电阻特性,从而大大增加了单个器件所能实现的逻辑功能.如果将其用于数字逻辑电路设计,尤其是触发器的设计,可有效减少器件的数目.通过分析CMOS工艺负阻器件MOS-NDR及单双稳态转换逻辑单元MOBILE的工作特性,设计了一个时钟上升沿触发的D触发器.采用TSMC 0.18 μm工艺对所设计的电路进行HSPICE仿真,仿真结果表明所设计的电路具有正确的逻辑功能.与基于MOS-NDR负阻器件的同类触发器相比,新设计的D触发器具有更稳健的输出和较强的抗干扰能力