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1.
基于片上网络(Network-on-Chip,NoC)技术的众核处理器正成为当前高性能处理器的设计焦点.传统的调试系统结构不能很好地应用于众核处理器体系结构,众核处理器中踪迹数据传输、调试事件传播、时间戳同步等方面均面临重大挑战.为解决上述问题,提出一种具有高带宽、低资源消耗的独立调试系统设计方法.该方法通过减少长互连线,提高了调试通道工作频率,以较少的互连线即可实现高带宽传输通道;同时调试组件采用分布式的对称结构,具有良好的可扩展性.在踪迹数据传输结构中,提出了一种带宽平衡的非侵入式踪迹数据导出方法,该方法通过软硬协同方式来配置踪迹通道仲裁的权重值,降低硬件复杂度.在调试事件的传播上,构建了与片上网络拓扑一致的事件传播网络,该网络在易于物理实现的同时具有事件传播延迟低的特点.在时间戳的同步方法上,提出了一种通过软硬件协同的时间同步方式,以很小的硬件代价实现了较精确的时间戳同步.  相似文献   
2.
提出了一种集成电路芯片的硅调试设计方案.采用具有短链扫描结构的扫描链复用方法,以提高对芯片触发器类信息的读写速度,为存储器内建自测试(MBIST)控制器增加异步通信调试接口,以提高静态存储器类信息的访问速度,同时,简化了MBIST控制器的物理设计难度.结果表明,所提出的硅调试设计方法可以降低硬件资源的消耗,使得调试软件设计的难度和复杂度显著降低,并使得硅调试的相关操作更加简便.  相似文献   
3.
基于硅基天线和电磁波传输的无线互连技术,设计实现了一种面向微处理器的无线时钟分布发射器电路,包括一个长2.6 mm、宽30 μm、集成在硅衬底(电阻率为10 Ω·cm)上的偶极折叠天线、高频锁相环、驱动和匹配电路.其中,硅基折叠天线提高了芯片的面积利用率,并通过在硅衬底与散热金属之间引入金刚石介质来提高折叠天线的传输增益.同时,为了减小信号传输功率的损失,在电路与硅基天线之间进行了阻抗共轭匹配,设计实现了中心工作频率11 GHz的低噪声锁相环,在频率偏移为3、10 MHz处的相位噪声分别达-116、-127 dBc/Hz.结果表明,所设计的发射器有效面积为0.85 mm2,能够提供低抖动、稳定的高频全局时钟源.  相似文献   
4.
利用电路级模拟方法,在65 nm体硅CMOS工艺条件下研究了器件尺寸对其脉冲削减效应的影响.结果表明,当被动反相器的尺寸改变时,脉冲削减效应的变化趋势与其内部双极放大效应的强弱有关.在双极放大效应较强时,脉冲削减效应随尺寸的增加而增强;反之,则其脉冲削减效应随尺寸的增加而减弱.  相似文献   
5.
介绍了纳米级集成电路中软错误的发生机制、发展趋势以及评估技术,概括了软件、电路和体系结构以及工艺器件级软错误的缓解对策,并针对软错误问题相关研究的发展提出几点建议.
  相似文献   
6.
周海亮  张民选  方粮 《物理学报》2010,59(7):5010-5017
由于导电沟道-源/漏电极界面处可能发生的载流子带间隧穿,传统类金属氧化物半导体(MOS)碳纳米管场效应管呈现双极性传输特性,极大影响了器件性能的提高及其在电路中的应用.为获得具有理想单极性传输特性的类MOS碳纳米管场效应管,本文提出了一种基于双栅材料的器件设计方法.模拟结果表明,通过合理选取调节电极材料,在不影响器件亚阈值斜率的同时,该设计方法不仅能使开关电流比增大6—9个数量级,有效调节阈值范围,而且能有效消除传统类MOS碳纳米管场效应管的双极性传输特性.进一步研究表明,该设计所获得的器件性能提高与调节  相似文献   
7.
我代表上海市教育委员会、代表上海市教育科学研究院,真诚地欢迎海内外代表来参加弘扬中华珠算文化研讨会。  相似文献   
8.
摘要:
介绍了一种适用于虫孔切换网络的多请求输入缓冲区组织的新型缓冲区结构.该结构支持Duato方法在报文穿插存储情况下实现无死锁的完全自适应路由.同时,基于BookSim模拟平台,对多请求输入缓冲区结构的性能进行评价.结果表明,新型多请求输入缓冲区结构的性能优于先进先出(FIFO)缓冲结构,其在uniform通信模式下的报文延迟降幅近68%. 关键词:
虫孔切换; Duato方法; 无死锁适用性路由; 多请求输入缓冲区结构 中图分类号: TN 913
文献标志码: A  相似文献   
9.
开发了一套浮点转定点自动位宽优化软件系统(SATRANS),能够将用户输入的描述目标系统的浮点程序自动转换为位宽可配置的定点程序,并基于模拟退火算法进行自动位宽搜索,以得到满足精度要求的操作数定点位宽组合.同时,以IIR数字滤波器为例对SATRANS进行了实现与验证.结果表明,SATRANS的搜索结果优于传统贪心算法的搜索结果,并能够获得一系列满足精度要求的解,从而使得芯片设计人员能够在精度与复杂度等要素之间加以权衡,并选择一组最合适的位宽组合而用于芯片设计中.选择搜索结果中的面积最优解来配置IIR系统并在Xilinx Virtex 6 FPGA芯片中实现,相对于IEEE浮点单/双精度系统,其性能分别提高了12.4%和62.8%,面积的降幅分别为93.9%和97.9%.
  相似文献   
10.
针对三维集成电路的软错误问题,分析了高能粒子进入三维堆叠芯片中的运行轨迹和特性,在分析高速缓冲存储器(Cache)中各部分软错误易感性的基础上,提出了一种基于三维堆叠技术的高可靠性Cache结构R3D Cache,利用三维堆叠芯片的层间屏蔽效应,以较小的面积和性能开销大幅降低了其软错误率.结果表明,所提出的R3D Cache结构能够以0.52%~4.17%的面积开销,将Cache的软错误率降低到原来的5%,而所带来的性能开销可以忽略.  相似文献   
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