Chiplet技术研究与展望

近年来,摩尔定律的脚步放缓,先进工艺下的芯片制造成本越来越高,如何在合理成本控制下,保持原来的发展步伐成为半导体产业面临的重要问题,Chiplet技术作为一种可以延续摩尔定律的解决方案受到行业重视,但其广泛使用还存在诸多的问题.本文从Chiplet技术的集成、互连和设计流程等角度分析其特点和面临的挑战.首先,比较当前不...     

片上互连中Pre-emphasis电路的研究

随着SOC的发展,单个芯片上集成的内核越来越多,片上系统的复杂化对片上互连线的传输带宽以及可靠性提出了更高的要求.基于传输均衡原理的pre-emphasis技术通过在数据的发送端加强信号高频分量,衰减低频分量,能够有效地提高互连带宽,消除码间干扰.Pre-emphasis电路结构中的延时对电路性能有着很大的影响.通过对传输函数进行拉普拉斯变换,从理论上分析出存在使电路性能最佳的最优延时,该延时与信道的RC参数有关.基于SPICE的电路仿真表明,经过优化的pre-emphasis电路能够更有效地提高传输带宽,实现片上互连的高速传输.     

一种高速片上互连接收电路设计

在片上通信领域,随着片上系统(SOC)以及片上网络(NOC)的发展以及集成核数的增加,全局互连成为片上设计性能与功耗瓶颈.低摆幅互连是一种兼顾高传输率和低能耗设计,它主要由发送电路和接收电路两部分构成.本文提出一种基于TSMC 90nm工艺的接收电路,适用于低摆幅的全局互连.该接收电路结构包括一种改进的灵敏放大器和模拟型判决反馈均衡器,用于消除传输线造成的码间串扰.电路在双时钟沿工作,传输率提升一倍.所设计的接收电路与相关结构相比,性能与单位能耗相当,但平均功耗有较大优势.     

基于AI技术的证券智能服务探索与实践

针对传统证券业务面临大量长尾客户待服务、策略较固化、成本较高等痛点,通过对主流AI技术与证券业务体系相融合,在满足合规、安全性要求下构建特色智能服务系统,通过统一算法仓库管理、集群化AI算力提供及规范化应用服务管控,辅助投资顾问解决业务需求,为证券业务智能服务领域转型的可行性探究总结实践经验。     

高速低功耗6端口分块式寄存器堆的设计

在SMIC的0.18μm CMOS工艺下,设计了一款3读3写32×16bit高速低功耗寄存器堆.该寄存器堆采用分块结构和改进的存储单元,有效地降低了寄存器堆的功耗.电路仿真表明,在室温条件下,工作电压为1.8V,最大读写延时为0.9ns,当寄存器堆工作在1GHz时,功耗为23.70mW.     

一种数字信号处理器中的高性能乘加器设计

乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩时插入MAC操作的加数,减少符号位扩展,实现了乘加操作的一步完成。提出一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、饱和溢出控制、舍入操作等异常处理功能;并对乘加器的速度、面积、功耗等性能进行了分析。     

高性能DSP的发展现状与未来趋势

分析了当前主流DSP厂商和科研机构的高性能DSP产品的现状及发展趋势.将高性能DSP产品按照体系结构的不同归纳为片上多核、阵列结构、流体系结构等几类,对各类DSP的结构特点与适用领域进行了分析.基于上述分析对未来高性能DSP产品的发展趋势进行了研讨,以供相关产品设计与应用开发人员参考.     

一种基于GALS的四核内部互连及任务调度研究

本文给出一种基于全局异步局部同步(Global Asynchronous Local Synchronous)的四核数字信号处理器(Digital Signal Processor)内部互联设计方案.全局异步局部同步的设计模式可以使四个DSP核心根据任务需要工作在不同的频率域,从而降低芯片的总功耗且避免了全局时钟树设计.多核之间采用DMA通道进行数据交换,在占用较小CPU负担的同时,获得较大数据带宽.本文给出一种任务队列的任务调度机制,用于完成多核之间任务的自助申请调度以及数据流的控制.以MP3的解码程序为例,对任务在多核上的分割方法和调度策略进行详细的阐述.     

一种低功耗16-bit双向进位加法器设计

在地址产生单元中,循环寻址和位反序寻址需要进行大量的正向加法和逆向加法操作,加法器功耗常常在整个地址产生单元占很大比重.提出了一种基于180nm的低功耗16-bit双向进位加法器,采用传输门与互补CMOS混合结构,可进行正向和逆向加法.并在不同的电容负载情况下通过HSPICE在1.8V供电电压下对所提出加法器进行仿真,得到的功耗与功耗延时积(PDP)与传统的28T加法器相比,具有较大改进.     

一种DSP桶形移位器的设计与优化方法

移位器单元是数字信号处理器中的重要运算部件,提出了一种桶形移位器的设计实现,应用新的移位器级同互联方案,并采用改进的2-1选择器对其电路的结构做了进一步优化.实验及仿真结果表明,提出的方案对移位器的功耗和面积有了较大改善,从而有效地提高了处理器的性能.采用本移位器设计的数字信号处理器已在SMIC0.18μm CMOS工艺下流片成功.