一种基于熵源分离模型的可重构安全原语

在信息爆炸时代,信息的安全问题受到了广泛关注。在物联网设备的加密协议中,物理不可克隆函数(PUF)与真随机数发生器成为加密协议中基本的安全原语,提供了轻量级的解决方案。文章提出了一种熵源分离模型,能够分离环形振荡器中抖动(真随机数发生器的熵)和工艺偏差(PUF熵)引起的延时。基于该模型,在FPGA上设计了一种可重构的双工作模式电路,通过改变模式可分别生成PUF和真随机数。相较于FPGA上独立设计的PUF和真随机数发生器,该结构具有资源开销小、面积利用率高、功耗低等优势。实验结果表明,生成的PUF稳定性高、唯一性强、均匀性好;真随机数序列均通过了NIST测试,具有高随机性和不可预测性。     

一种自恢复容SEU锁存器的设计

随着集成电路工艺水平的不断提高、器件尺寸的不断缩小以及电源的不断降低,传统的锁存器越发容易受到由辐射效应引起的软错误影响。为了增强锁存器的可靠性,提出了一种适用于低功耗电路的自恢复SEU加固锁存器。该锁存器由传输门、反馈冗余单元和保护门C单元构成。反馈冗余单元由六个内部节点构成,每个节点均由一个NMOS管和一个PMOS管驱动,从而构成自恢复容SEU的结构。在45 nm工艺下,使用Hspice仿真工具进行仿真,结果表明,与现有的加固方案FERST[1]结构相比,在具备相同面积开销和单粒子翻转容忍能力的情况下,提出的锁存器不仅适用于时钟门控电路,而且节省了61.38%的功耗-延迟积开销。     

基于共前缀连续长度码的测试数据的压缩和解压方法

为减少测试数据存储量。提出了一种省略FDR码前缀的变一变长度压缩码．称之为共前缀连续长度码CPRL（Co—Prefixal Run Length）。压缩过程分两步，先对测试集差分运算．然后采用CPRL码编码差分向量。它的解压体系结构由一个解码器和循环扫描寄存器CSR（Cyclical Scan Register）组成。针对ISCAS-89基准电路硬故障集的实验结果表明，该方法是一种非常高效的压缩方法。     

低功耗优先的片上网络映射优化方法

在分析片上网络通讯功耗与通讯流量的关系模型的基础上,针对片上网络设计中的映射问题,提出了一种新的降低通讯功耗的映射方法,该方法首先对映射过程做预处理,划分成若干候选图,将通讯量大的IP核映射到与其他资源节点距离较短的位置上,利用预处理的结果产生初始解,结合流量估算技术对映射空间动态搜索,从而实现将通讯任务图中的IP核映射到NoC结构图的资源节点上.实验结果表明该方法能有效地降低NoC的通讯流量,从而更加适合求解片上网络的低功耗映射问题.     

基于输出违例概率的时延向量测试质量评估

针对冒险引起的测试质量评估误差,本文提出了一种基于输出违例概率的测试质量评估方法.定义了到达时间窗口和输出违例概率的概念,使用输出违例概率来反映测试向量的小时延缺陷检测能力,有效地避免了忽略冒险引起的计算误差,从而准确的评估了向量对小时延缺陷的检测质量.实验结果表明,相对于基于输出偏移的国际同类方法,本文的评估方法不增...     

基于新型压缩树的近似Booth乘法器

随着大数据、云计算、物联网等技术的兴起,终端设备在硬件开销和供电方面面临巨大挑战,对于新型高效低功耗运算单元的需求日益迫切。针对运算单元功耗高的问题,提出了一种新型高效低功耗的近似Booth乘法器,可应用于图像处理、多媒体处理、模式识别等可容错应用领域。实验结果表明,与已有乘法器相比,所提出的近似Booth乘法器在功耗和延时方面分别降低了19.3%和28.6%,在面积方面节省了29.0%。同时,所提出的近似Booth乘法器的运算精度也具备一定的优势。最后,在高斯滤波的应用中验证了所提出的近似Booth乘法器的实用性。     

对角线六边形的TSV冗余结构设计

硅通孔(TSV)在制造过程中容易产生各类故障缺陷,导致3D芯片合格率降低。为了解决这一问题,提出一种新的对角线六边形冗余结构,对均匀故障的修复率保持在99%以上,对聚簇故障的修复率与路由冗余结构相近,并高于环形冗余结构。实验结果表明,与环形和路由冗余结构相比,该结构的面积开销分别减小了1.64%和72.99%,修复路径长度分别降低了39.4%和30.81%;与路由结构相比,该结构的时间开销缩短了62.55%。     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。     

一种可配置的老化预测传感器设计

随着工艺尺寸的缩减,老化导致的电路不稳定现象越来越严重。由于NBTI效应造成的老化是渐进的,因此老化是可预测的。由此提出了一种具有可配置延迟单元的老化预测电路,并将其中的稳定性校验器和锁存器的功能进行了整合。在老化的不同时期,针对老化程度,动态调节延迟单元的延迟大小,得到不同的保护带宽度,从而提高老化预测的准确率。并通过反馈电路达到对稳定性校验器的输出进行锁存的目的。与经典结构相比,电路在面积上平均节省20.6%左右,在功耗方面减少36%左右。Spice模拟器的仿真结果证实了电路的优越性。