PWM/PFM双模调制的高效率DC/DC开关电源

利用根据负载电流的大小改变调制模式的方法实现了一种降压型高转换效率的DC/DC开关电源,并采用二次集成的方式在芯片内部集成了功率p-M O SFET。当控制电压占空比小于20%时,采用PFM(Pu lse-F requency M odu lation)模式调制;占空比大于20%时,采用PWM(Pu lse-W idth M odu lation)模式调制,平均转换效率约为93%,输出电流范围可以从0.01 A到3.0 A。当输出驱动电流为3.0 A时,整个调制控制电路的功耗仅为6.0 mW。输入电压为5 V时,负载调整率小于1.5%;负载电流为0.01 A时,线性调整率小于0.5%。     

8位高速低功耗流水线型ADC的设计技术研究

采用7级子ADC流水线结构设计了一个8位80MS/s的低功耗模数转换电路。为减小整个ADC的芯片面积和功耗,改善其谐波失真和噪声特性,重点考虑了第一级子ADC中MDAC的设计,将整个ADC的采样保持电路集成在第一级子ADC的MDAC中,并且采用逐级缩放技术设计7级子ADC的电路结构,在版图设计中考虑每一级子ADC中的电容及放大器的对称性。采用0.18μm CMOS工艺,该ADC的信噪比（SNR）为53dB,有效位数（ENOB）为7.98位,该ADC的芯片面积只有0.56mm2,典型的功耗电流仅为22mA。整个ADC性能达到设计要求。     

12位逐次逼近模数转换器关键设计技术研究

采用逐次逼近方式设计了一个12位的超低功耗模数转换电路。为减小整个ADC的芯片面积、功耗和误差,提高有效位数,对整个ADC的采样保持电路结构进行了精确的设计,重点考虑了其中的高精度比较器电路结构;对以上两个模块的版图设计进行了精细的布局。采用0.18μmCMOS工艺,该ADC的信噪比（SNR）为72dB,有效位数（ENOB）为11.7位,该ADC的芯片面积只有0.36mm2,典型的功耗仅为40μW,微分非线性误差DNL小到0.6LSB、积分非线性误差INL只有0.63LSB。整个ADC性能达到设计要求。     

一种基于准浮栅技术的超低压折叠运算放大器设计

介绍了准浮栅晶体管的工作原理、电气特性及其等效电路。提出了一种基于准浮栅技术的折叠差分结构,基于此结构设计,实现了超低压运算放大器。采用TSMC0.25μmCMOS工艺的BSIM3V3模型,对所设计运放的低压特性进行仿真,结果表明,在0.8V电源电压下,运算放大器的直流开环增益为106dB,相位裕度为62°,单位增益带宽为260kHz,功耗仅为3.9μW。     

基于CMOS开关电容技术的CAS解调电路设计

基于双二阶CMOS开关电容滤波器和隔离串联技术,应用抗混叠滤波技术和平滑滤波技术,采用UMC 0.5μm CMOS工艺实现了CAS解调电路的设计,并保证了解调的灵敏度。仿真和设计结果表明,该解调电路具有良好的稳定性和灵敏度,能应用于各种通信模拟解调集成电路设计。     

一种用于SAR ADC开关电容比较器的失调消除技术

论文阐述了一种用于逐次逼近ADC开关电容比较器的失调消除技术。采用预放大加再生锁存的比较结构,基于0.18μm 1P5M CMOS工艺设计实现了一种伪差分比较器。通过采用前级预放大器输入失调消除技术以及低失调再生锁存技术进行设计,整个比较器的输入失调电压小于0.55mV。通过采用预放大加再生锁存的比较模式,整个比较器的功耗有效减小,不足0.09mW。在电源电压为1.8V、ADC采样速率为200kS/s、时钟频率为3MHz的情况下,比较器能达到13位的转换精度。最后,通过设计讨论、后仿真分析及其在一种10位200kS/s的触摸屏SAR ADC中的成功应用验证了本文比较器的实用性和优越性。     

用于流水线ADC的高精度SHA-Less电路

本文提出了一种适用于高速、高精度流水线ADC的无采样保持运算放大器(SHA-less)结构。使用可变电阻带宽修调电路以及MDAC与flash ADC的对称性设计,减少了两种单元电路间的采样误差,通过增加MDAC采样电容复位时钟和独立的flash ADC采样电容技术,消除了采样电容残留电荷引起的踢回噪声。本设计作为14位125-MS/s流水线ADC的前端转换级,基于ASMC 0.35- BiCMOS工艺的仿真和测试结果表明,前端转换级芯片面积1.4?2.9 mm2,使用带宽修调后,125 MHz采样,30.8 MHz输入信号下,SNR从63.8 dB提高到70.6 dB,SFDR从72.5 dB提高到81.3 dB,转换器的动态性能在150 MHz的输入信号频率下无明显下降。     

基于Verilog-A行为描述模型的VCO设计

分析了模拟硬件描述语言Verilog-A的特点,介绍了基于Verilog-A语言的行为级模拟电路设计过程.以锁相环(PLL)的子模块压控振荡器(VCO)的设计为例,建立了基于Verilog-A的行为模型进行系统设计的新方法.根据VCO的数学模型,建立了中心频率为120MHz的VCO行为模型,并利用Cadence Spectre仿真器对该模型进行了验证及PLL系统仿真.     

一种用于逐次逼近ADC的高能效高线性度开关电容时序

提出了一种用于逐次逼近模数转换器的高能效高线性度开关电容时序。相较于典型的基于V_CM的开关原理,该开关时序可减少37%的开关能量,并具有更高的线性度。该开关时序已应用于1V,10位300kS/s的SAR ADC,并在0.18μm标准CMOS工艺下成功流片。测试结果表明,在1V电源电压下,此SAR ADC的SNDR为55.48dB,SFDR为66.98dB,功耗为2.13μW,品质因数到达14.66fJ/c-s。DNL和INL分别为0.52/-0.47 LSB和0.72/-0.79 LSB,并且与静态非线性模型一致,最大INL出现在 V_FS/4处和3V_FS/4处。     

一种5位10 GHz SiGe BiCMOS比较器

SiGe BiCMOS提供了性能极其优异的异质结晶体管(HBT),其ft超过70 GHz,β>120,并具有高线性、低噪声等特点,非常适合高频领域的应用。基于SiGe BiCMOS工艺,提出了一种高性能全差分超高速比较器。该电路由宽带宽前置放大器和改进的主从式锁存器组成,采用3.3 V单电压源,比较时钟超过10 GHz,差模信号电压输入量程为0.8 V,输出差模电压0.4 V,输入失调电压约2.5 mV;工作时钟10 GHz时,用于闪烁式A/D转换器可以达到5位的精度。