周期信号傅氏变换两种表达式的等效性证明

1 问题的提出在大多数《信号与系统》教材或参考文献中,在讨论确定性周期信号的傅里叶交换时,所采用的方法是先将周期信号展成傅里叶级数,再求傅里叶变换,具体过程是:设f(t)为周期为了T_1的周期信号先展成傅里叶级数:两边取傅里叶变换得     

一种基于熵源分离模型的可重构安全原语

在信息爆炸时代,信息的安全问题受到了广泛关注。在物联网设备的加密协议中,物理不可克隆函数(PUF)与真随机数发生器成为加密协议中基本的安全原语,提供了轻量级的解决方案。文章提出了一种熵源分离模型,能够分离环形振荡器中抖动(真随机数发生器的熵)和工艺偏差(PUF熵)引起的延时。基于该模型,在FPGA上设计了一种可重构的双工作模式电路,通过改变模式可分别生成PUF和真随机数。相较于FPGA上独立设计的PUF和真随机数发生器,该结构具有资源开销小、面积利用率高、功耗低等优势。实验结果表明,生成的PUF稳定性高、唯一性强、均匀性好;真随机数序列均通过了NIST测试,具有高随机性和不可预测性。     

相控阵天线的设计与FDTD分析

基于工作频率在1.79 GHz的微带天线,首先研究了移相器的设计方法,然后利用两种不同方法实现的移相器,分别设计出了相控阵天线。通过FDTD进行建模和仿真实验,计算了相控阵天线在不同扫描角的远场辐射方向图,分析了实验误差,得出了结论,所设计的相控阵天线结构简约,主瓣尖锐,最大扫描角大于45°。     

基于新型压缩树的近似Booth乘法器

随着大数据、云计算、物联网等技术的兴起,终端设备在硬件开销和供电方面面临巨大挑战,对于新型高效低功耗运算单元的需求日益迫切。针对运算单元功耗高的问题,提出了一种新型高效低功耗的近似Booth乘法器,可应用于图像处理、多媒体处理、模式识别等可容错应用领域。实验结果表明,与已有乘法器相比,所提出的近似Booth乘法器在功耗和延时方面分别降低了19.3%和28.6%,在面积方面节省了29.0%。同时,所提出的近似Booth乘法器的运算精度也具备一定的优势。最后,在高斯滤波的应用中验证了所提出的近似Booth乘法器的实用性。     

一种基于转换概率分析的硬件木马检测方法

提出了一种基于插入2-1 MUX的硬件木马检测方法。通过插入2-1 MUX来提高节点转换概率,以增加硬件木马的激活概率。首先计算出电路中所有节点的转换概率,然后设定转换概率阈值,筛选出低于阈值转换概率的电路节点,作为2-1 MUX的插入对象。基于ISCAS85基准电路的仿真结果表明,与现有的插入dSFF和POSC结构的方法相比,该方案具有简单的电路结构,且在几乎相同的木马激活概率情况下具有更小的功耗和面积开销。     

用于预防硬件木马植入的协同自测功耗检测方法

针对现有内建自认证方法中核心占用率较高时存在冗余门的问题,提出了一种用于预防硬件木马植入的协同自测功耗检测方法。首先选择功能标准单元填满未使用的区域,接着采用路径规划算法对自测电路的标准单元进行分配优化,构建无冗余门的自测电路,然后将剩余的标准单元构成功耗检测电路。最后,对自测电路的输出签名和功耗检测电路的功耗进行检测,判断是否存在硬件木马。实验结果表明,与现有的内建自认证方法相比,该方法应用于具有较高核心占用率的电路后,不仅没有产生冗余门电路,还能有效检测并预防硬件木马的植入。     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。     

具有快速瞬态响应的电压模式Buck变换器

针对电压模式的Buck变换器,提出了一种新颖的参考电压可选择设计方案。在负载电流改变的情况下,通过参考电压选择电路和阈值电压控制电路来选择不同的参考电压,加快占空比的改变。采用SMIC 0.18 μm CMOS工艺进行设计与仿真,结果表明,该变换器在负载发生590 mA瞬态变化时的输出过冲电压小于50 mV,并且瞬态恢复时间小于12 μs。与传统的电压控制模式相比,该变换器具有更好的瞬态响应性能。     

一种低开销加固锁存器的设计

针对单粒子翻转问题,设计了一种低开销的加固锁存器。在输出级使用钟控C单元,以屏蔽锁存器内部节点的瞬态故障;在输出节点所在的反馈环上使用C单元,屏蔽输出节点上瞬态故障对电路的影响;采用了从输入节点到输出节点的高速通路设计,延迟开销大幅降低。HSPICE仿真结果表明,相比于FERST,SEUI,HLR,Iso-DICE锁存器,该锁存器的面积平均下降23.20%,延迟平均下降55.14%,功耗平均下降42.62%。PVT分析表明,该锁存器的性能参数受PVT变化的影响很小,性能稳定。     

基于SystemVerilog的I^2C总线模块验证

针对I2C总线模块,介绍了一种基于Systemverilog验证环境的验证IP设计。这种基于面向对象设计的验证架构可以很容易地被重用。文中分析了基于Systemverilog验证环境的结构,并在介绍I2C总线协议的基础上,重点论述了验证环境中事务产生器及驱动器的设计